627 lines
44 KiB
Plaintext
627 lines
44 KiB
Plaintext
DOCX tmp\fpga_doc2\template.docx
|
||
paragraphs=382 tables=17 shapes=0
|
||
P5|Title|drawings=0|rels=|目录
|
||
P6|toc 1|drawings=0|rels=|1 术语、定义与缩略语 4
|
||
P7|toc 1|drawings=0|rels=|1.1 术语、定义 4
|
||
P8|toc 1|drawings=0|rels=|1.2 缩略语 4
|
||
P9|toc 1|drawings=0|rels=|2 模块功能 4
|
||
P10|toc 1|drawings=0|rels=|2.1 技术要求 4
|
||
P11|toc 3|drawings=0|rels=|2.1.1 模块功能说明 4
|
||
P12|toc 3|drawings=0|rels=|2.1.2 输入接口要求 4
|
||
P13|toc 3|drawings=0|rels=|2.1.3 输出接口要求 6
|
||
P14|toc 1|drawings=0|rels=|2.2 技术条件 8
|
||
P15|toc 3|drawings=0|rels=|2.2.1 各种标准约束 8
|
||
P16|toc 3|drawings=0|rels=|2.2.2 本模块中对验证过的第三方IP和专利的引用 8
|
||
P17|toc 3|drawings=0|rels=|2.2.3 外部给定该模块的输入时钟频率及其相位关系 8
|
||
P18|toc 1|drawings=0|rels=|3 模块设计思想和设计准则 8
|
||
P19|toc 1|drawings=0|rels=|3.1 设计思想 8
|
||
P20|toc 1|drawings=0|rels=|3.2 设计准则 8
|
||
P21|toc 1|drawings=0|rels=|4 模块设计 8
|
||
P22|toc 1|drawings=0|rels=|4.1 模块的逻辑设计 8
|
||
P23|toc 3|drawings=0|rels=|4.1.1 模块的逻辑层次结构划分 8
|
||
P24|toc 3|drawings=0|rels=|4.1.2 模块中的算法实现 9
|
||
P25|toc 3|drawings=0|rels=|4.1.3 模块的数据流 9
|
||
P26|toc 3|drawings=0|rels=|4.1.4 模块的时钟说明 10
|
||
P27|toc 3|drawings=0|rels=|4.1.5 模块的复位说明 10
|
||
P28|toc 3|drawings=0|rels=|4.1.6 模块中的子模块 11
|
||
P29|toc 1|drawings=0|rels=|4.2 模块寄存器说明 38
|
||
P30|toc 1|drawings=0|rels=|5 模块的测试 38
|
||
P31|toc 1|drawings=0|rels=|6 其它主要设计问题 39
|
||
P40|Heading 1|drawings=0|rels=|术语、定义与缩略语
|
||
P41|Heading 1|drawings=0|rels=|术语、定义
|
||
P42|Normal|drawings=0|rels=|无。
|
||
P43|Heading 1|drawings=0|rels=|缩略语
|
||
P44|Caption|drawings=0|rels=|Table 1 缩略语
|
||
P46|Heading 1|drawings=0|rels=|模块功能
|
||
P47|Heading 1|drawings=0|rels=|技术要求
|
||
P48|Normal|drawings=0|rels=|接口采用异步设计，内部逻辑处理采用同步处理，通过FIFO将不同时钟域的数据隔离。
|
||
P52|Heading 3|drawings=0|rels=|模块功能说明
|
||
P53|Normal|drawings=0|rels=|本模块主要实现对接收方向的输入数据采集、累加和封装包头，对发送方向的数据根据发送参数配置实现输出电压控制等功能。
|
||
P54|Heading 3|drawings=0|rels=|输入接口要求
|
||
P55|Heading 4|drawings=0|rels=|输入接口
|
||
P56|Caption|drawings=0|rels=|Table 2 输入接口信号
|
||
P58|Heading 4|drawings=0|rels=|输入时序
|
||
P59|Heading 5|drawings=0|rels=|AD7357输入到FPGA时序
|
||
P61|Normal|drawings=0|rels=|Figure 1 AD7357输入到FPGA时序图
|
||
P63|Normal|drawings=0|rels=|Figure 2 AD7357输入到FPGA时序参数图
|
||
P64|Heading 5|drawings=0|rels=|CY68013A输入到FPGA时序
|
||
P66|Normal|drawings=0|rels=|Figure 3 CY68013A输入到FPGA时序图
|
||
P69|Normal|drawings=0|rels=|Figure 4 CY68013A输入到FPGA时序参数图
|
||
P70|Heading 3|drawings=0|rels=|输出接口要求
|
||
P71|Heading 4|drawings=0|rels=|输出接口
|
||
P72|Caption|drawings=0|rels=|Table 3 输出接口信号
|
||
P74|Heading 4|drawings=0|rels=|输出时序
|
||
P75|Heading 5|drawings=0|rels=|FPGA到CY68013A时序图
|
||
P77|Normal|drawings=0|rels=|Figure 5 FPGA到CY68013A时序图
|
||
P79|Normal|drawings=0|rels=|Figure 6 FPGA到CY68013A时序参数图
|
||
P80|Heading 5|drawings=0|rels=|FPGA到5623时序图
|
||
P82|Normal|drawings=0|rels=|Figure 7 FPGA到5623时序图
|
||
P83|Heading 1|drawings=0|rels=|技术条件
|
||
P85|Heading 3|drawings=0|rels=|各种标准约束
|
||
P86|Normal|drawings=0|rels=|无。
|
||
P87|Heading 3|drawings=0|rels=|本模块中对验证过的第三方IP和专利的引用
|
||
P88|Normal|drawings=0|rels=|无。
|
||
P89|Heading 3|drawings=0|rels=|外部给定该模块的输入时钟频率及其相位关系
|
||
P90|Normal|drawings=0|rels=|输入时钟分别为27M和48M。
|
||
P91|Heading 1|drawings=0|rels=|模块设计思想和设计准则
|
||
P92|Heading 1|drawings=0|rels=|设计思想
|
||
P93|Normal|drawings=0|rels=|FPGA接收方向将A、B通道由串行转换成并行方便处理，再通过和并行输入的C通道三选一，之后再统一串行处理，而FPGA发送方向直接将数据由并行配置转换成串行输出。
|
||
P94|Heading 1|drawings=0|rels=|设计准则
|
||
P95|Normal|drawings=0|rels=|复位要在数据采集配置之后产生，防止数据在配置之前不稳定。
|
||
P96|Normal|drawings=0|rels=|FPGA到CY68013A不同时钟域通过fifo隔离开。
|
||
P97|Normal|drawings=0|rels=|内部FPGA接收方向使用同步设计。
|
||
P98|Heading 1|drawings=0|rels=|模块设计
|
||
P99|Heading 1|drawings=0|rels=|模块的逻辑设计
|
||
P103|Heading 3|drawings=0|rels=|模块的逻辑层次结构划分
|
||
P104|Normal|drawings=0|rels=|代码层次结构图可参考下图：
|
||
P107|Normal|drawings=0|rels=|Figure 8 代码层次结构图
|
||
P108|Heading 3|drawings=0|rels=|模块中的算法实现
|
||
P109|Normal|drawings=0|rels=|无。
|
||
P110|Heading 3|drawings=0|rels=|模块的数据流
|
||
P113|Normal|drawings=0|rels=|Figure 9 模块的数据流图
|
||
P114|Heading 3|drawings=0|rels=|模块的时钟说明
|
||
P115|Normal|drawings=0|rels=|时钟关系如下图所示
|
||
P117|Normal|drawings=0|rels=|Figure 10 模块的时钟说明图
|
||
P118|Heading 3|drawings=0|rels=|模块的复位说明
|
||
P119|Normal|drawings=0|rels=|复位如上图所示，红色标注，本模块用到两个复位，Rst_intl为外部输入复位，而soft_rst为FPGA产生的复位，soft_rst根据软件配置数据生效时产生，和软件配置同时。
|
||
P121|Heading 3|drawings=0|rels=|模块中的子模块
|
||
P122|Heading 4|drawings=0|rels=|数据接收累加控制SIN_CHL_CTL
|
||
P123|Heading 5|drawings=0|rels=|流程图
|
||
P126|Normal|drawings=0|rels=|Figure 11 SIN_CHL_CTL流程图
|
||
P127|Normal|drawings=0|rels=|状态说明：
|
||
P128|Normal|drawings=0|rels=|LO_cnt为一上电就累加，当加到配置的LO_N_value_64M8_reg2自动清0，对应的状态为LO_CNT；
|
||
P129|Normal|drawings=0|rels=|LO_RA根据LO_cnt得来，当LO_cnt==LO_N_value_64M8_reg2就开始翻转，否则维持，当LO_cnt=={1'b0,LO_N_value_64M8_reg2[7:1]}时，LO_IA翻转，LO_IA和LO_RA相位相差90度，对应的为LO_R/IA状态；
|
||
P130|Normal|drawings=0|rels=|XMT_GATE_cnt0根据LO_RA & !LO_RA_reg0而来，当XMT_GATE_cnt0 < PRF_NR_value_64M8_reg2时，一直累加，直到加到PRF_NR_value_64M8_reg2时清0，对应的状态为XMT_GATE_CNT0。
|
||
P131|Normal|drawings=0|rels=|当LO_RA & !LO_RA_reg0并且XMT_GATE_cnt0 < ON_N1_value_64M8_reg2时，XMT_GATE_A为1，对应状态为XMT_GATE_A。
|
||
P132|Normal|drawings=0|rels=|而XMT_CLKA_P和XMT_CLKA_N从XMT_GATE_A而来，根据LO_RA_2F的采样。
|
||
P134|Heading 5|drawings=0|rels=|处理说明
|
||
P135|Normal|drawings=0|rels=|处理流程如下：
|
||
P137|Normal|drawings=0|rels=|Figure 12 SIN_CHL_CTL处理流程图
|
||
P138|Heading 5|drawings=0|rels=|数据流
|
||
P141|Normal|drawings=0|rels=|Figure 13 SIN_CHL_CTL数据流图
|
||
P142|Heading 5|drawings=0|rels=|时钟说明
|
||
P143|Normal|drawings=0|rels=|只用到64.8M时钟。
|
||
P144|Heading 5|drawings=0|rels=|接口信号
|
||
P145|Caption|drawings=0|rels=|Table 4 SIN_CHL_CTL信号接口
|
||
P147|Heading 4|drawings=0|rels=|数据接收累加处理SIN_CHL_ADD_TOP
|
||
P148|Heading 5|drawings=0|rels=|流程图
|
||
P149|Normal|drawings=0|rels=|Figure 14 累加处理流程图
|
||
P150|Heading 5|drawings=0|rels=|处理说明
|
||
P151|Normal Indent|drawings=0|rels=|此一级模块包括SIN_CHL_ADD模块和两个块FIFO，SIN_CHL_ADD接收AD7357的数据，并作累加处理，然后将累加数据写入DPBFIFO_512x64。将A/B通道数据做累加处理，主要根据配置的数据采集长度、波接收起始、接收采样容积、接收容积间隔、累加起始位置、接收门数量和八深度采样起始来采集从AD过来的数据并做累加处理，同时产生八深度采样数据送到PED模块，将采样累加之后的R、I数据各32bit组合成64bit送到PED模块。
|
||
P152|Normal|drawings=0|rels=|1）ADC控制信号流程如下图所示，红色字体的信号为外部信号，其余为内部信号。
|
||
P154|Normal|drawings=0|rels=|Figure 15 A通道累加处理时序图
|
||
P155|Normal|drawings=0|rels=|2）AD7357接口
|
||
P156|Normal|drawings=0|rels=|与AD7357接口时序如下：
|
||
P158|Normal|drawings=0|rels=|Figure 16 AD7357接口时序图
|
||
P159|Normal|drawings=0|rels=|ADC-SCK：SPI同步时钟，频率64.8MHz，占空比50%，通道工作时此信号可一直存在，由FPGA引出；
|
||
P160|Normal|drawings=0|rels=|ADC-CS #：采样脉冲信号，重复频率为3.6Msps，前沿对准第1个ADC-SCK的上升沿，后沿对准第17个ADC-SCK的下降沿，第19个ADC-SCK为下一采样周期的第1个脉冲。第一个脉冲前沿与XMT-CLK-I脉冲串结束之间的时隙，以及采样脉冲个数均由软件指令控制。
|
||
P161|Normal|drawings=0|rels=|ADC-SDO-A1/ ADC-SDO-A2：两路SPI数据输出，D13对准ADC-SCK的第3个脉冲上升沿， D0对准ADC-SCK的第16个脉冲上升沿。
|
||
P163|Normal|drawings=0|rels=|3）AD7357接收处理
|
||
P164|Normal|drawings=0|rels=|使用计数器的方式来实现，主要计数器有：
|
||
P165|Normal|drawings=0|rels=|ADA_STR_cnt：用于计数第一个采用脉冲到XMT_GATE_A前沿的间距。XMT_GATE_A上升沿开始计数，到计数到ADA-STR|N1时停止计数并清零。
|
||
P166|Normal|drawings=0|rels=|ADA_PULSE_cnt：用于计数取样脉冲区间的Clock数。从ADA_STR_cnt结束开始，脉冲计数（ADA_NUM_cnt）到定义的个数为止（Dx_value，当前设置的为D49～D50），或者到下一个XMT_GATE_A到达为止。
|
||
P167|Normal|drawings=0|rels=|ADA_NUM_cnt：ADA_PULSE_cnt计数到18时，ADA_NUM_cnt加1。此寄存器即脉冲计数，因为每18拍产生一个对AD7357的CS，并读取一个14bit的数据。
|
||
P168|Normal|drawings=0|rels=|AD7357_CS在ADA_PULSE_cnt为0～15时置低，从而进行一次操作。与下一次操作的间隔为2拍。并按照AD7357时序接收串行数据。
|
||
P170|Normal|drawings=0|rels=|4）累加处理
|
||
P171|Normal|drawings=0|rels=|因为最多可以有128个，不可能设置128个寄存器来处理，占用资源太大。采用的方法是：
|
||
P172|Normal|drawings=0|rels=|a）读取的AD7357的数据，取补码后不停累加；
|
||
P173|Normal|drawings=0|rels=|b）在NAxN（N=1.2.3…）点将累加的数据存入NAxN_ram，地址递加；
|
||
P174|Normal|drawings=0|rels=|c）在NAxN＋MA（N=0.1.2.3…）点，读取NAxN_ram中的数据（N=0点除外，即第一MA数据），用当前累加数据减此数据，然后存入MA_fifo，地址递加。
|
||
P176|Heading 5|drawings=0|rels=|数据流
|
||
P179|Normal|drawings=0|rels=|Figure 17 SIN_CHL_ADD_TOP数据流图
|
||
P180|Heading 5|drawings=0|rels=|时钟说明
|
||
P181|Normal|drawings=0|rels=|只用到64.8M时钟。
|
||
P182|Heading 5|drawings=0|rels=|接口信号
|
||
P183|Caption|drawings=0|rels=|Table 5 SIN_CHL_ADD_TOP信号接口
|
||
P185|Heading 4|drawings=0|rels=|数据接收采样SRL_SAMPLE_TOP
|
||
P186|Heading 5|drawings=0|rels=|流程图
|
||
P187|Normal|drawings=0|rels=|无。
|
||
P188|Heading 5|drawings=0|rels=|处理说明
|
||
P189|Normal|drawings=0|rels=|DR_cnt根据ADC_CLK_CD累加，如果DR_cnt>=DR_value_reg1_tmp，则清0，当XMT_GATE_C==1'b1时，如果DR_cnt==16'h0，则将R、I数据组合采集到SRL_fifo_wdata[63:0]，R和I数据各占32bit。
|
||
P190|Heading 5|drawings=0|rels=|数据流
|
||
P192|Normal|drawings=0|rels=|Figure 18 SRL_SAMPLE_TOP数据流图
|
||
P193|Heading 5|drawings=0|rels=|时钟说明
|
||
P194|Normal|drawings=0|rels=|SRL处理和写FIFO用的是7.5M时钟，读FIFO用的是64.8M时钟。
|
||
P195|Heading 5|drawings=0|rels=|接口信号
|
||
P196|Caption|drawings=0|rels=|Table 6 SRL_SAMPLE_TOP信号接口
|
||
P198|Heading 4|drawings=0|rels=|CHC或CHD数据接收累加处理CD_PLS_TOP
|
||
P199|Heading 5|drawings=0|rels=|流程图
|
||
P200|Normal|drawings=0|rels=|无。
|
||
P201|Heading 5|drawings=0|rels=|处理说明
|
||
P202|Normal|drawings=0|rels=|本模块主要用于C通道信号的接收和累加处理。具体处理过程为：
|
||
P203|Normal|drawings=0|rels=|根据XMT_GATE_C的上升沿产生ADCD_STR_cnt_en，再由ADCD_STR_cnt_en产生ADCD_STR_cnt，当ADCD_STR_cnt计到ADCD_STR_N1_TMP（常数）时，ADCD_STR_cnt_en置0，这样便可限制采样开始位置。当ADCD_STR_cnt>=ADCD_STR_N1_TMP时产生ADCD_NUM_cnt_en，开始CD通道的采样，直到ADCD_NUM_cnt>=ADCD_NUM_TMP || XMT_GATE_C_reg1==1'b1 & XMT_GATE_C_reg2==1'b0时停止，而ADCD_NUM_cnt由ADCD_NUM_cnt_en产生，同步信号XMT_GATE_syn由XMT_GATE_C的上升沿产生，根据同步信号将累加值清0，再根据ADCD_NUM_cnt_en产生累加数据ADC_sum_val_A1/2，同时产生ADC_sum_cnt计数。根据Data_en==1'b1 & ADC_sum_cnt==NAxN_cnt & NAxN_en==1'b0将数据写到临时存储数据RAM中。根据设置的读地址数间隔产生临时RAM读地址，将数据从RAM中读出来，同时产生差值写信号，将数据差值送到PED_TOP模块，而数据差值包含R和I数据各32bit，总共64bit。
|
||
P204|Heading 5|drawings=0|rels=|数据流
|
||
P205|Normal|drawings=0|rels=|Figure 19 CD_PLS_TOP数据流图
|
||
P206|Heading 5|drawings=0|rels=|时钟说明
|
||
P207|Normal|drawings=0|rels=|处理用的时钟为7.5M，最后从FIFO读出来送到PED_TOP用的是64.8M时钟。
|
||
P208|Heading 5|drawings=0|rels=|接口信号
|
||
P210|Caption|drawings=0|rels=|Table 7 CD_PLS_TOP信号接口
|
||
P213|Heading 4|drawings=0|rels=|封装包头模块PED_TOP
|
||
P214|Heading 5|drawings=0|rels=|流程图
|
||
P217|Normal|drawings=0|rels=|Figure 20 PED_TOP流程图
|
||
P218|Heading 5|drawings=0|rels=|处理说明
|
||
P219|Normal|drawings=0|rels=|PED_LOGIC读取MA_fifo、ADS7844_FIFO的数据，封装12byte的报文头，并写入下一级PED_fifo。
|
||
P220|Normal|drawings=0|rels=|1）数据结构说明
|
||
P221|Normal|drawings=0|rels=|封装报文头：根据TCD配置寄存器D1_value来得出探头ID。
|
||
P222|Normal|drawings=0|rels=|长度信息：根据TCD配置寄存器D31_value的M模数据个数来得出字节数。
|
||
P223|Normal|drawings=0|rels=|注意：为处理方便，本模块并没有按照TCD_Length来从MA的FIFO中读取相应长度的数据，而是统一读取最大值128个数据。这样会浪费一些带宽。
|
||
P224|Normal|drawings=0|rels=|2）状态机处理
|
||
P225|Normal|drawings=0|rels=|本模块使用一个状态机：在IDLE状态，判断为A通道还是ADS7844通道处理，然后进入相应的包头处理状态，然后再进入数据读取状态，最后在END状态等待几拍（FIFO状态处理），返回IDLE。
|
||
P226|Normal|drawings=0|rels=|整个处理使用计数器控制，HEAD_cnt、MA_cnt、ADS7844_cnt以控制包头、MA数据、ADS7844数据的读取和写入。
|
||
P227|Normal|drawings=0|rels=|根据RCV_cnt（八深度采样数据有效计数）、MA_cnt（采样累加数据有效计数）和CHCD_cnt（C、D通道数据采样累加），在各自状态的奇数拍和偶数拍分别将R、I数据（合在一起64bit）各32bit送到后级模块。
|
||
P228|Heading 5|drawings=0|rels=|数据流
|
||
P229|Normal|drawings=0|rels=|Figure 21 PED_TOP数据流图
|
||
P230|Heading 5|drawings=0|rels=|时钟说明
|
||
P231|Normal|drawings=0|rels=|本模块数据处理时钟为64.8M，而fifo读时钟为24M。
|
||
P232|Heading 5|drawings=0|rels=|接口信号
|
||
P233|Caption|drawings=0|rels=|Table 8 PED_TOP信号接口
|
||
P235|Heading 4|drawings=0|rels=|添加设备头模块I2C_IF_TOP
|
||
P236|Heading 5|drawings=0|rels=|流程图
|
||
P237|Normal|drawings=0|rels=|Packet_edit模块流程图
|
||
P239|Normal|drawings=0|rels=|Figure 22 Packet_edit流程图
|
||
P240|Normal|drawings=0|rels=|I2C_LOGIC流程图
|
||
P243|Normal|drawings=0|rels=|Figure 23 I2C_LOGIC流程图
|
||
P244|Normal|drawings=0|rels=|TCD_ID_LOGIC流程图
|
||
P247|Normal|drawings=0|rels=|Figure 24 TCD_ID_LOGIC流程图
|
||
P248|Heading 5|drawings=0|rels=|处理说明
|
||
P249|Normal|drawings=0|rels=|完成和I2C设备的交互，同时将I2C过来的数据添加报文头（12bytes），和PED过来的数据二选一再送到CYTX_LOGIC模块
|
||
P250|Normal|drawings=0|rels=|TCD ID号先经过fifo缓存，再经过I2C_LOGIC模块（状态机中有详细说明，不再赘述）从I2C设备中读取，I2C模块主要是根据I2C的通信协议将数据读取、存入，再送到PACKET_EDIT模块，同时送到这个模块的还有从PED_TOP过来的数据流，PACKET_EDIT模块的状态机如上图所示，当PED_en==1'b0 && PED_en_reg0==1'b1时，产生PED_fifo_reneop，当PED_TCD_en==1'b0 && PED_TCD_en_reg0==1'b1时，产生TCD_RD_fifo_reneop，再根据PED_TCD_head_en、PED_TCD_en_reg0和PED_en_reg0产生CY_TX_fifo_wr和CY_TX_fifo_waddr，主要是将各个阶段的有效信号合起来生成写信号和写地址，当为PED_TCD_head_en_reg0时，生成报文头，为12个字节，当PED_TCD_en_reg0==1'b1有效时将TCD ID的数据传送出去，当PED_en_reg0==1'b1时，将从PED_TOP模块过来的数据流传送出去。
|
||
P251|Heading 5|drawings=0|rels=|数据流
|
||
P254|Normal|drawings=0|rels=|Figure 25 I2C_IF_TOP数据流图
|
||
P255|Heading 5|drawings=0|rels=|时钟说明
|
||
P256|Normal|drawings=0|rels=|本模块PACKET_EDIT模块之前用的是48M，而PACKET_EDIT用的时钟为24M。
|
||
P257|Heading 5|drawings=0|rels=|接口信号
|
||
P258|Caption|drawings=0|rels=|Table 9 I2C_IF_TOP信号接口
|
||
P260|Heading 4|drawings=0|rels=|CY68013A接口发送模块SYN_CYTX_LOGIC
|
||
P261|Heading 5|drawings=0|rels=|流程图
|
||
P263|Normal|drawings=0|rels=|Figure 26 SYN_CYTX_LOGIC流程图
|
||
P264|Heading 5|drawings=0|rels=|处理说明
|
||
P265|Normal|drawings=0|rels=|与CY68013A接口，是同步（SYNC）模式。
|
||
P266|Normal|drawings=0|rels=|此模块从PED读取数据，然后按照CY68013A SlaveFIFO的接口时序发送。
|
||
P267|Normal|drawings=0|rels=|与PED的接口为标准的SlaveFIFO读接口，接口时序如下。
|
||
P269|Normal|drawings=0|rels=|Figure 27 CY68013A发送操作时序
|
||
P270|Normal|drawings=0|rels=|此模块使用一个状态机来处理。
|
||
P271|Normal|drawings=0|rels=|首先从PED模块的FIFO中读取报文的长度信息，然后根据此长度读取相应长度的数据，发送到CY68013A。
|
||
P272|Heading 5|drawings=0|rels=|数据流
|
||
P275|Normal|drawings=0|rels=|Figure 28 SYN_CYTX_LOGIC数据流图
|
||
P276|Heading 5|drawings=0|rels=|时钟说明
|
||
P277|Normal|drawings=0|rels=|只用到24M时钟。
|
||
P278|Heading 5|drawings=0|rels=|接口信号
|
||
P279|Caption|drawings=0|rels=|Table 10 SYN_CYTX_LOGIC信号接口
|
||
P281|Heading 4|drawings=0|rels=|CY68013A接口接收模块CYRX_LOGIC
|
||
P282|Heading 5|drawings=0|rels=|流程图
|
||
P283|Normal|drawings=0|rels=|本模块无状态机图，主要是根据各种条件串行生成寄存器所需时序。
|
||
P284|Heading 5|drawings=0|rels=|处理说明
|
||
P285|Normal|drawings=0|rels=|CY68013A接收接口处理。CY68013A每次发送64byte的配置信息，此模块将配置数据按照RAM写时序送到HOST_REG模块。
|
||
P286|Normal|drawings=0|rels=|先将CY68013A过来的数据用时钟对齐，防止布局布线产生latch，再根据CY_cs_reg1 == 1'b1 & CY_cs_reg2 == 1'b0 & CY_psen_reg2 == 1'b1 & CY_we_reg2==1'b0 & CY_addrh_reg2[15:12]== AH条件产生寄存器写，当Reg_ram_wr==1'b1 && Reg_ram_waddr==6'b0 && Reg_ram_wdata==8'h42产生请求TCD设备使能，同时产生TCD设备码设置或者请求有效信号TCD_ID_en，当TCD_ID_en有效时，将TCD设备码写入I2C设备。
|
||
P287|Heading 5|drawings=0|rels=|数据流
|
||
P289|Normal|drawings=0|rels=|Figure 29 CYRX_LOGIC数据流图
|
||
P290|Heading 5|drawings=0|rels=|时钟说明
|
||
P291|Normal|drawings=0|rels=|只用到48M时钟。
|
||
P292|Heading 5|drawings=0|rels=|接口信号
|
||
P293|Caption|drawings=0|rels=|Table 11 CYRX_LOGIC信号接口
|
||
P295|Heading 4|drawings=0|rels=|寄存器模块HOST_REG
|
||
P296|Heading 5|drawings=0|rels=|流程图
|
||
P297|Normal|drawings=0|rels=|本模块无状态机图，主要是根据CYRX_LOGIC生成的reg模块写时序配置各个寄存器。
|
||
P298|Heading 5|drawings=0|rels=|处理说明
|
||
P299|Normal|drawings=0|rels=|HOST_REG接收来自CYRX_LOGIC的数据并寄存，然后根据TOP_start信号，在同一时刻更新相应类型的全部寄存器。
|
||
P300|Normal|drawings=0|rels=|HOST_REG根据D0_value的值分配到不同类别寄存器，如D0_value为0x10时，分配的是AD接收方向TCD的寄存器，而D0_value为0x30时，分配的为Robox的寄存器，当D0_value为0x40时，分配的为DA发送方向5628相关寄存器，当D0_value为0x21时，分配的为7844寄存器，当D0_value为0x41时，则设置TCD设备码，当D0_value为0x42时，则请求TCD设备码（在CYRX_LOGIC中有说明）。
|
||
P301|Heading 5|drawings=0|rels=|数据流
|
||
P304|Normal|drawings=0|rels=|Figure 30 HOST_REG数据流图
|
||
P305|Heading 5|drawings=0|rels=|时钟说明
|
||
P306|Normal|drawings=0|rels=|只用到48M时钟。
|
||
P307|Heading 5|drawings=0|rels=|接口信号
|
||
P308|Caption|drawings=0|rels=|Table 12 HOST_REG信号接口
|
||
P310|Heading 4|drawings=0|rels=|发送电压生成模块AD5628_IF
|
||
P311|Heading 5|drawings=0|rels=|流程图
|
||
P314|Normal|drawings=0|rels=|Figure 31 AD5628_IF流程图
|
||
P315|Heading 5|drawings=0|rels=|处理说明
|
||
P316|Normal|drawings=0|rels=|根据发射电压数据寄存器，按照时序完成对AD5628的配置和清空处理。
|
||
P317|Normal|drawings=0|rels=|DAC芯片为AD5623串行接口双通道12位DAC，片上带有2.5V基准参考源，其输出通过运放缓冲后去驱动相应的发射电平及增益控制电路，工作电源为5VDC。
|
||
P319|Normal|drawings=0|rels=|Figure 32 AD5623串行处理图
|
||
P320|Normal|drawings=0|rels=|1)数据控制接口信号波形：
|
||
P322|Normal|drawings=0|rels=|Figure 33 AD5623数据控制接口图
|
||
P323|Normal|drawings=0|rels=|DACFE-SCK为数据输入时钟，其频率最高50MHz，设定为8.1MHz，DACFE-SDI为输入数据，每组长度为24位，DACFE-SYNC#在第一个时钟上升沿转为低电平，在第25个时钟上升沿转为高电平，数据在每个时钟上升沿准备好，下降沿读入。
|
||
P324|Normal|drawings=0|rels=|2) 数据格式：
|
||
P326|Normal|drawings=0|rels=|Figure 34 AD5623数据格式
|
||
P327|Normal|drawings=0|rels=|24位数据中含有控制写入的命令段，控制通道的地址段和控制输出电压的数据段。
|
||
P328|Normal|drawings=0|rels=|3) 命令段含义：
|
||
P330|Normal|drawings=0|rels=|Figure 35 AD5623命令含义
|
||
P331|Normal|drawings=0|rels=|4) 地址段含义：
|
||
P334|Normal|drawings=0|rels=|Figure 36 AD5623地址段含义
|
||
P335|Normal|drawings=0|rels=|逻辑并不对24bit的数据做命令段和地址段的解析，只是做简单的透传处理。需要软件做相应的命令段和地址段的配置。
|
||
P336|Normal|drawings=0|rels=|当1Byte操作指示寄存器为0x56时，按照AD5628时序依次把32bit的配置数据1～2写入AD5628。
|
||
P337|Normal|drawings=0|rels=|当1Byte操作指示寄存器为0x28时，置DACFE_CLR信号64拍（8.1MHz）的低电平。
|
||
P338|Normal|drawings=0|rels=|5) 输出电压计算公式：
|
||
P339|Normal|drawings=0|rels=|，
|
||
P340|Normal|drawings=0|rels=|VREFOUT=2.5V，2的N次方中的N=12，因此，VOUT=5*D/4096，D为上位机配置的值，由十六进制转换成十进制。
|
||
P341|Heading 5|drawings=0|rels=|数据流
|
||
P343|Normal|drawings=0|rels=|Figure 37 AD5628_IF数据流
|
||
P344|Heading 5|drawings=0|rels=|时钟说明
|
||
P345|Normal|drawings=0|rels=|只用到8.1M时钟。
|
||
P346|Heading 5|drawings=0|rels=|接口信号
|
||
P347|Caption|drawings=0|rels=|Table 13 AD5628_IF信号接口
|
||
P349|Heading 4|drawings=0|rels=|时钟生成模块CLK_GEN
|
||
P350|Heading 5|drawings=0|rels=|流程图
|
||
P351|Normal|drawings=0|rels=|无。
|
||
P352|Heading 5|drawings=0|rels=|处理说明
|
||
P353|Normal|drawings=0|rels=|本模块根据输入的27M时钟信号，产生64.8M、2M、7.5M FPGA工作时钟，同时根据输入复位和时钟锁定信号产生新复位信号。
|
||
P354|Heading 5|drawings=0|rels=|数据流
|
||
P356|Normal|drawings=0|rels=|Figure 38 CLK_GEN数据流
|
||
P357|Heading 5|drawings=0|rels=|时钟说明
|
||
P358|Normal|drawings=0|rels=|只用到外部输入27M时钟。
|
||
P359|Heading 5|drawings=0|rels=|接口信号
|
||
P360|Caption|drawings=0|rels=|Table 14 CLK_GEN信号接口
|
||
P362|Heading 4|drawings=0|rels=|探头分类模块DISABLE_CHX_CTL
|
||
P363|Heading 5|drawings=0|rels=|流程图
|
||
P364|Normal|drawings=0|rels=|无。
|
||
P365|Heading 5|drawings=0|rels=|处理说明
|
||
P366|Normal|drawings=0|rels=|本模块根据配置的寄存器D1_value[7:0]值类型，分别产生A、B、C、D通道探头选择使能，D1_value[7:0]的值为8’h01或8’h03时，选择A通道探头；D1_value[7:0]的值为8’h02或8’h03时，选择B通道探头；D1_value[7:0]的值为8’h14、8’h24、8’h44或8’h04时，选择C通道探头；D1_value[7:0]的值为8’h18或8’h28时，选择D通道探头；
|
||
P367|Heading 5|drawings=0|rels=|数据流
|
||
P369|Normal|drawings=0|rels=|Figure 39 DISABLE_CHX_CTL数据流
|
||
P370|Heading 5|drawings=0|rels=|时钟说明
|
||
P371|Normal|drawings=0|rels=|只用到64.8M时钟。
|
||
P372|Heading 5|drawings=0|rels=|接口信号
|
||
P373|Caption|drawings=0|rels=|Table 15 DISABLE_CHX_CTL信号接口
|
||
P375|Heading 1|drawings=0|rels=|模块寄存器说明
|
||
P376|Normal|drawings=0|rels=|请参考《DTCD8100硬件协议》。
|
||
P377|Heading 1|drawings=0|rels=|模块的测试
|
||
P378|Normal|drawings=0|rels=|请参考《仿真方案》和《仿真报告》。
|
||
P379|Heading 1|drawings=0|rels=|其它主要设计问题
|
||
P380|Normal|drawings=0|rels=|无。
|
||
TABLE 0 9x5
|
||
/ Shenzhen Delica Medical Equipment Co., Ltd. / 深圳市德力凯医疗设备股份有限公司 | / Shenzhen Delica Medical Equipment Co., Ltd. / 深圳市德力凯医疗设备股份有限公司 | / Shenzhen Delica Medical Equipment Co., Ltd. / 深圳市德力凯医疗设备股份有限公司 | / Shenzhen Delica Medical Equipment Co., Ltd. / 深圳市德力凯医疗设备股份有限公司 | 文件属性：开发文档
|
||
/ Shenzhen Delica Medical Equipment Co., Ltd. / 深圳市德力凯医疗设备股份有限公司 | / Shenzhen Delica Medical Equipment Co., Ltd. / 深圳市德力凯医疗设备股份有限公司 | / Shenzhen Delica Medical Equipment Co., Ltd. / 深圳市德力凯医疗设备股份有限公司 | / Shenzhen Delica Medical Equipment Co., Ltd. / 深圳市德力凯医疗设备股份有限公司 | 文件编号：
|
||
/ Shenzhen Delica Medical Equipment Co., Ltd. / 深圳市德力凯医疗设备股份有限公司 | / Shenzhen Delica Medical Equipment Co., Ltd. / 深圳市德力凯医疗设备股份有限公司 | / Shenzhen Delica Medical Equipment Co., Ltd. / 深圳市德力凯医疗设备股份有限公司 | / Shenzhen Delica Medical Equipment Co., Ltd. / 深圳市德力凯医疗设备股份有限公司 | 文件版本：
|
||
项目代号：A12 | 项目型号：DTCD Pro-S | 项目型号：DTCD Pro-S | 项目型号：DTCD Pro-S | 文件密级：
|
||
项目名称：9W、9E、9U 升级（裁剪板） | 项目名称：9W、9E、9U 升级（裁剪板） | 项目名称：9W、9E、9U 升级（裁剪板） | 项目名称：9W、9E、9U 升级（裁剪板） | 项目名称：9W、9E、9U 升级（裁剪板）
|
||
/ / / / DTCD PRO-S FPGA详细设计 / / / / / / / / | / / / / DTCD PRO-S FPGA详细设计 / / / / / / / / | / / / / DTCD PRO-S FPGA详细设计 / / / / / / / / | / / / / DTCD PRO-S FPGA详细设计 / / / / / / / / | / / / / DTCD PRO-S FPGA详细设计 / / / / / / / /
|
||
编制 谈家亮 | 编制 谈家亮 | 审核 | 批准 | 批准
|
||
日期 2018.01.10 | 日期 2018.01.10 | 日期 | 日期 | 日期
|
||
此文件和相关内容版权归德力凯所有，且具有严格的颁布程序。若无德力凯的批准，禁止任何形式的复制、复印及交付第三方。 | 此文件和相关内容版权归德力凯所有，且具有严格的颁布程序。若无德力凯的批准，禁止任何形式的复制、复印及交付第三方。 | 此文件和相关内容版权归德力凯所有，且具有严格的颁布程序。若无德力凯的批准，禁止任何形式的复制、复印及交付第三方。 | 此文件和相关内容版权归德力凯所有，且具有严格的颁布程序。若无德力凯的批准，禁止任何形式的复制、复印及交付第三方。 | 此文件和相关内容版权归德力凯所有，且具有严格的颁布程序。若无德力凯的批准，禁止任何形式的复制、复印及交付第三方。
|
||
TABLE 1 21x3
|
||
文 件 修 订 记 录 | 文 件 修 订 记 录 | 文 件 修 订 记 录
|
||
版本 | 修订内容描述 | 修订人/日期
|
||
V1.0 | 初版 | 谈家亮/2018.1.10
|
||
| |
|
||
| |
|
||
| |
|
||
| |
|
||
| |
|
||
| |
|
||
| |
|
||
| |
|
||
| |
|
||
| |
|
||
| |
|
||
| |
|
||
| |
|
||
| |
|
||
| |
|
||
| |
|
||
| |
|
||
| |
|
||
TABLE 2 7x2
|
||
Abbreviation | Description
|
||
TCD | Transcranial Doppler（经颅多普勒）
|
||
AD | Analog to digital transfer（模数转换）
|
||
DA | Digital to analog transfer（数模转换）
|
||
PW | Pulse Waveform（脉冲波形）
|
||
CW | Continuous Waveform（连续波形）
|
||
FFT | Fast Fourier Transformation（快速傅立叶变换）
|
||
TABLE 3 26x4
|
||
Name | I/O | Width | Description
|
||
General Clock & Reset | General Clock & Reset | General Clock & Reset | General Clock & Reset
|
||
Rst | I | 1 | 全局复位信号。低电平有效。
|
||
Sysclk_27M | I | 1 | 全局27MHz时钟信号。
|
||
Sysclk_48M | I | 1 | 全局48MHz时钟信号。
|
||
AD7357_A | AD7357_A | AD7357_A | AD7357_A
|
||
ADC_SDO_A1 | I | 1 | 两路SPI数据输出之一
|
||
ADC_SDO_A2 | I | 1 | 两路SPI数据输出之二
|
||
ADC_CS_A | O | 1 | 采样脉冲信号
|
||
ADC_SCK_A | O | 1 | 同步时钟，频率64.8MHz
|
||
AD7357_B | AD7357_B | AD7357_B | AD7357_B
|
||
ADC_SDO_B1 | I | 1 | 两路SPI数据输出之一
|
||
ADC_SDO_B2 | I | 1 | 两路SPI数据输出之二
|
||
ADC_CS_B | O | 1 | 采样脉冲信号
|
||
ADC_SCK_B | O | 1 | 同步时钟，频率64.8MHz
|
||
AD7357_C | AD7357_C | AD7357_C | AD7357_C
|
||
ADC_CDOR[13:0] | I | 14 | LTC2295输入数据1
|
||
ADC_CDOI[13:0] | I | 14 | LTC2295输入数据2
|
||
ADC_CLK_CD | O | 1 | 同步时钟，频率8MHz
|
||
CY68013A 读接口 | CY68013A 读接口 | CY68013A 读接口 | CY68013A 读接口
|
||
CY_psen | I | 1 | 数据传输使能
|
||
CY_cs | I | 1 | 片选信号
|
||
CY_we | I | 1 | 读写信号
|
||
CY_addrl[5:0] | I | 6 | 地址低6bit
|
||
CY_addrh[15:12] | I | 4 | 地址高4bit
|
||
CY_data[7:0] | I | 8 | 数据
|
||
TABLE 4 19x4
|
||
Name | I/O | Width | Description
|
||
General Clock & Reset | General Clock & Reset | General Clock & Reset | General Clock & Reset
|
||
Rst | I | 1 | 全局复位信号。低电平有效。
|
||
Sysclk_27M | I | 1 | 全局27MHz时钟信号。
|
||
Sysclk_48M | I | 1 | 全局48MHz时钟信号。
|
||
DAC(AD5628A) | DAC(AD5628A) | DAC(AD5628A) | DAC(AD5628A)
|
||
DACFE_CLR | O | 1 | 清除信号
|
||
DACFE_SYNC | O | 1 | 同步信号，第一个时钟上升沿转为低电平，在第33个时钟上升沿转为高电平
|
||
DACFE_SCK | O | 1 | 数据输入时钟
|
||
DACFE_SDI | O | 1 | 输入数据
|
||
CY68013A 写接口 | CY68013A 写接口 | CY68013A 写接口 | CY68013A 写接口
|
||
CY_IFCLK | O | 1 | 同步接口模式时输出的同步时钟
|
||
CY_SLFD[15:0] | O | 16 | 数据信号
|
||
CY_SLADDR[1:0] | O | 2 | 地址信号
|
||
CY_SLCS | O | 1 | SlaveFIFO选择
|
||
CY_SLOE | O | 1 | SlaveFIFO输出使能
|
||
CY_SLRD | O | 1 | 读SlaveFIFO
|
||
CY_SLWR | O | 1 | 写SlaveFIFO
|
||
CY_SLPKTEND | O | 1 | SlaveFIFO包结束
|
||
TABLE 5 11x4
|
||
Name | I/O | Width | Description
|
||
Rst | I | 1 | 内部复位信号。高电平有效。
|
||
CLK_64M8 | I | 1 | 主时钟。
|
||
LO_RA | O | 1 | 本振实部
|
||
LO_IA | O | 1 | 本振虚部
|
||
XMT_CLKA_P | O | 1 | 发射时钟
|
||
XMT_CLKA_N | O | 1 | 发射时钟的补
|
||
XMT_GATE_A | O | 1 | 发射门控
|
||
LO_N_value[7:0] | I | 8 | 本振计数值
|
||
PRF_NR_value[15:0] | I | 8 | PRF计数值
|
||
ON_N1_value[15:0] | I | 8 | 门控计数值
|
||
TABLE 6 35x4
|
||
Name | I/O | Width | Description
|
||
General Clock & Reset | General Clock & Reset | General Clock & Reset | General Clock & Reset
|
||
Rst | I | 1 | 内部复位信号。高电平有效。
|
||
CLK_64M8 | I | 1 | 主时钟,fifo读时钟
|
||
CLK_54M | I | 1 | 主时钟，累加处理时钟及fifo写时钟
|
||
ADC Clock & Data | ADC Clock & Data | ADC Clock & Data | ADC Clock & Data
|
||
XMT_GATE_A | I | 1 | 门控范围
|
||
ADC_CS_A | O | 1 | ADC片选
|
||
ADC_SCK_A | O | 1 | ADC时钟，54MHz
|
||
ADC_SDO_A1 | I | 1 | ADC A路数据
|
||
ADC_SDO_A2 | I | 1 | ADC B路数据
|
||
Accmu Para | Accmu Para | Accmu Para | Accmu Para
|
||
Dx_value[15:0] | I | 16 | ADC数据采集长度
|
||
D25_value[15:0] | I | 16 | 波接收起始，固定为16’h1f
|
||
D13_value[15:0] | I | 16 | 接收采样容积（累加次数）
|
||
D21_value[7:0] | I | 8 | 接收容积间隔
|
||
D_amu_start_value[15:0] | I | 16 | 累加起始位置
|
||
D19_value[15:0] | I | 16 | 接收门数量
|
||
D31_value[15:0] | I | 16 | CH1深度-1接收起始
|
||
D33_value[15:0] | I | 16 | CH1深度-2接收起始
|
||
D35_value[15:0] | I | 16 | CH1深度-3接收起始
|
||
D37_value[15:0] | I | 16 | CH1深度-4接收起始
|
||
D39_value[15:0] | I | 16 | CH1深度-5接收起始,CH2深度-1接收起始
|
||
D41_value[15:0] | I | 16 | CH1深度-6接收起始,CH2深度-2接收起始
|
||
D43_value[15:0] | I | 16 | CH1深度-7接收起始,CH2深度-3接收起始
|
||
D45_value[15:0] | I | 16 | CH1深度-8接收起始,CH2深度-4接收起始
|
||
MA_FIFO Interface | MA_FIFO Interface | MA_FIFO Interface | MA_FIFO Interface
|
||
MA_fifo_reneop | I | 1 | 累加结果存储器写结束，高有效
|
||
MA_fifo_raddr | I | 7 | 累加结果FIFO读地址
|
||
MA_fifo_rdata | O | 64 | 累加结果FIFO读数据
|
||
MA_fifo_empty | O | 1 | 累加结果fifo空标志
|
||
RCV_fifo_reneop | I | 1 | 八个深度接收累加存储器写结束，高有效
|
||
RCV_fifo_raddr | I | 3 | 八个深度累加结果FIFO读地址
|
||
RCV_fifo_rdata | O | 64 | 八个深度累加结果FIFO读数据
|
||
RCV_fifo_empty | O | 1 | 八个深度累加结果fifo空标志
|
||
TABLE 7 14x4
|
||
Name | I/O | Width | Description
|
||
General Clock & Reset | General Clock & Reset | General Clock & Reset | General Clock & Reset
|
||
Rst | I | 1 | 内部复位信号。高电平有效。
|
||
CLK_64M8 | I | 1 | 主时钟,fifo读时钟
|
||
ADC Clock & Data | ADC Clock & Data | ADC Clock & Data | ADC Clock & Data
|
||
XMT_GATE_C | I | 1 | 门控范围
|
||
ADC_CLK_CD | I | 1 | ADC时钟，7.5MHz
|
||
ADC_CODR[13:0] | I | 14 | ADC后CHC输入数据实部
|
||
ADC_CODI[13:0] | I | 14 | ADC后CHC输入数据虚部
|
||
DR_value[15:0] | I | 16 | CHC样点抽取率
|
||
SRL_fifo_raddr[6:0] | I | 7 | SRL fifo读地址
|
||
SRL_fifo_rdata[63:0] | O | 64 | SRL fifo读数据
|
||
SRL_fifo_reneop | I | 1 | SRL fifo存储器写结束，高有效
|
||
SRL_fifo_empty | O | 1 | SRL fifo空标志
|
||
TABLE 8 17x4
|
||
Name | I/O | Width | Description
|
||
General Clock & Reset | General Clock & Reset | General Clock & Reset | General Clock & Reset
|
||
Rst | I | 1 | 内部复位信号。高电平有效。
|
||
CLK_64M8 | I | 1 | 主时钟,fifo读时钟
|
||
ADC Clock & Data | ADC Clock & Data | ADC Clock & Data | ADC Clock & Data
|
||
XMT_GATE_C | I | 1 | 门控范围
|
||
ADC_CLK_CD | I | 1 | ADC时钟，7.5MHz
|
||
ADC_CODR[13:0] | I | 14 | ADC后CHC输入数据实部
|
||
ADC_CODI[13:0] | I | 14 | ADC后CHC输入数据虚部
|
||
ADCD_STR_value [15:0] | I | 16 | CHC M波接收起始
|
||
ADCD_NUM_value [15:0] | I | 16 | CHC 接收门数量，固定为16’hffff
|
||
MA_value[15:0] | I | 16 | CHC M波叠加个数
|
||
NA_value[7:0] | I | 8 | CHC M波接收叠加间隔
|
||
MA_fifo_reneop | I | 1 | 累加结果存储器写结束，高有效
|
||
MA_fifo_raddr | I | 7 | 累加结果FIFO读地址
|
||
MA_fifo_rdata | O | 64 | 累加结果FIFO读数据
|
||
MA_fifo_empty | O | 1 | 累加结果fifo空标志
|
||
TABLE 9 37x4
|
||
Name | I/O | Width | Description
|
||
General Clock & Reset | General Clock & Reset | General Clock & Reset | General Clock & Reset
|
||
Rst | I | 1 | 内部复位信号。高电平有效。
|
||
CLK_64M8 | I | 1 | 主时钟。
|
||
Clk24M | I | 1 | Fifo读时钟
|
||
PED_FIFO Interface | PED_FIFO Interface | PED_FIFO Interface | PED_FIFO Interface
|
||
PED_fifo_raddr[8:0] | I | 9 | PED_FIFO读地址
|
||
PED_fifo_rdata[31:0] | O | 32 | PED_FIFO读数据
|
||
PED_fifo_reneop | I | 1 | PED_FIFO读结束标志
|
||
PED_fifo_empty | O | 1 | PED_FIFO空标志
|
||
Other Para | Other Para | Other Para | Other Para
|
||
D1_value[7:0] | I | 8 | 寄存器D1值，代表探头的标志
|
||
Reg_flag[7:0] | I | 8 | 包头标志
|
||
ADS7844_on | I | 1 | 7844标志
|
||
TCD_len[15:0] | I | 16 | TCD长度设置值
|
||
DISABLE_CHA | I | 1 | CHA使能
|
||
DISABLE_CHB | I | 1 | CHB使能
|
||
DISABLE_CHC | I | 1 | CHC使能
|
||
DISABLE_CHD | I | 1 | CHD使能
|
||
MA_fifo Interface | MA_fifo Interface | MA_fifo Interface | MA_fifo Interface
|
||
MA_fifo_raddr[6:0] | O | 7 | 累加结果FIFO读地址
|
||
MA_fifo_rdata[63:0] | I | 64 | 累加结果FIFO读数据
|
||
MA_fifo_reneop | O | 1 | 累加结果FIFO单个数据标志， / 高表示有一个数据
|
||
CHA_MA_fifo_empty | I | 1 | 累加结果FIFO空标志，高有效
|
||
CHB_MA_fifo_empty | I | 1 | 累加结果FIFO空标志，高有效
|
||
RCV_fifo_interface | RCV_fifo_interface | RCV_fifo_interface | RCV_fifo_interface
|
||
RCV_fifo_raddr[2:0] | O | 3 | 8采样深度累加结果FIFO读地址
|
||
RCV_fifo_rdata[63:0] | I | 64 | 8采样深度累加结果FIFO读数据
|
||
RCV_fifo_reneop | O | 1 | 8采样深度累加结果FIFO单个数据标志， / 高表示有一个数据
|
||
CHA_RCV_fifo_empty | I | 1 | 8采样深度累加结果FIFO空标志，高有效
|
||
CHB_RCV_fifo_empty | I | 1 | 8采样深度累加结果FIFO空标志，高有效
|
||
CHCD_fifo Interface | CHCD_fifo Interface | CHCD_fifo Interface | CHCD_fifo Interface
|
||
CHCD_fifo_raddr[6:0] | O | 7 | CHCD FIFO读地址
|
||
CHCD_fifo_rdata[63:0] | I | 64 | CHCD FIFO读数据
|
||
CHCD_fifo_reneop | O | 1 | CHCD FIFO单个数据标志， / 高表示有一个数据
|
||
CHCD_fifo_empty | I | 1 | CHCD累加结果FIFO空标志，高有效
|
||
CHAB_sel | O | 1 | CHAB通道选择信号
|
||
TABLE 10 24x4
|
||
Name | I/O | Width | Description
|
||
General Clock & Reset | General Clock & Reset | General Clock & Reset | General Clock & Reset
|
||
Rst | I | 1 | 内部复位信号。高电平有效。
|
||
CLK_64M8 | I | 1 | 主时钟。
|
||
Clk24M | I | 1 | Fifo读时钟
|
||
PED_FIFO Interface | PED_FIFO Interface | PED_FIFO Interface | PED_FIFO Interface
|
||
TCD_ID_fifo_afull | O | 1 | TCD数据fifo满标志
|
||
TCD_ID_fifo_wr | I | 1 | TCD数据fifo写使能
|
||
TCD_ID_fifo_waddr[5:0] | I | 6 | TCD数据fifo写地址
|
||
TCD_ID_fifo_wdata[7:0] | I | 8 | TCD数据fifo写数据
|
||
TCD_ID_fifo_weneop | I | 1 | 累加结果FIFO单个数据标志， / 高表示有一个数据
|
||
I2C interface | I2C interface | I2C interface | I2C interface
|
||
AT24C02_SCL | O | 1 | I2C输出时钟
|
||
AT24C02_SDA | I | 1 | I2C双向数据
|
||
PED_fifo Interface | PED_fifo Interface | PED_fifo Interface | PED_fifo Interface
|
||
PED_fifo_raddr[8:0] | O | 8 | 累加结果FIFO读地址
|
||
PED_fifo_rdata[31:0] | I | 32 | 累加结果FIFO读数据
|
||
PED_fifo_reneop | O | 1 | 累加结果FIFO单个数据标志， / 高表示有一个数据
|
||
PED_fifo_empty | I | 1 | 累加结果FIFO空标志，高有效
|
||
CY_fifo_interface | CY_fifo_interface | CY_fifo_interface | CY_fifo_interface
|
||
CY_TX_fifo_raddr[8:0] | I | 9 | 读取本模块fifo的地址
|
||
CY_TX_fifo_rdata[31:0] | O | 32 | 本模块fifo数据输出
|
||
CY_TX_fifo_reneop | I | 1 | 读数据结尾标志
|
||
CY_TX_fifo_empty | O | 1 | FIFO空标志，高有效
|
||
TABLE 11 20x4
|
||
Name | I/O | Width | Description
|
||
General Clock & Reset | General Clock & Reset | General Clock & Reset | General Clock & Reset
|
||
Rst | I | 1 | 内部复位信号。高电平有效。
|
||
Clk24M | I | 1 | Fifo读时钟
|
||
CY68013A Interface | CY68013A Interface | CY68013A Interface | CY68013A Interface
|
||
CY_SLCS | O | 1 | 到CY68013A片选信号
|
||
CY_SLWR | O | 1 | 到CY68013A写信号
|
||
CY_DATA[15:0] | O | 16 | 到CY68013A写数据
|
||
CY_SLADDR[1:0] | O | 2 | 到CY68013A写地址
|
||
CY_SLOE | O | 1 | 到CY68013A输出使能信号
|
||
CY_SLRD | O | 1 | 到CY68013A读信号
|
||
CY_SLPKTEND | O | 1 | 到CY68013A包结尾信号
|
||
CY_SLFLAGA | I | 1 | CY68013A到FPGA输入标志
|
||
CY_SLFLAGB | I | 1 | CY68013A到FPGA输入标志
|
||
CY_SLFLAGC | I | 1 | CY68013A到FPGA输入标志
|
||
TCD_interface | TCD_interface | TCD_interface | TCD_interface
|
||
TCD_fifo_raddr[8:0] | O | 9 | 输出到I2C_IF_TOP模块fifo的地址
|
||
TCD_fifo_rdata[31:0] | I | 32 | TCD fifo读数据
|
||
TCD_fifo_reneop | O | 1 | 读数据结尾标志
|
||
TCD_fifo_empty | I | 1 | FIFO空标志，高有效
|
||
TABLE 12 21x4
|
||
Name | I/O | Width | Description
|
||
General Clock & Reset | General Clock & Reset | General Clock & Reset | General Clock & Reset
|
||
Rst | I | 1 | 内部复位信号。高电平有效。
|
||
Clk48M | I | 1 | 工作时钟
|
||
CY68013A Interface | CY68013A Interface | CY68013A Interface | CY68013A Interface
|
||
CY_cs | I | 1 | CY68013A到FPGA片选信号
|
||
CY_we | I | 1 | CY68013A到FPGA写信号
|
||
CY_addrl[5:0] | I | 6 | CY68013A到FPGA地址低6bit
|
||
CY_addrh[15:12] | I | 4 | CY68013A到FPGA地址高4bit
|
||
CY_data[7:0] | I | 8 | CY68013A到FPGA数据
|
||
REG_interface | REG_interface | REG_interface | REG_interface
|
||
Reg_ram_wr | O | 1 | 输出到HOST_REG方向的写使能
|
||
Reg_ram_waddr[5:0] | O | 6 | 输出到HOST_REG方向的写地址
|
||
Reg_ram_wdata[7:0] | O | 8 | 输出到HOST_REG方向的写数据
|
||
Top_start | O | 1 | 输出到HOST_REG方向的窗开始信号
|
||
TCD_interface | TCD_interface | TCD_interface | TCD_interface
|
||
TCD_ID_fifo_afull | I | 1 | Fifo满标志
|
||
TCD_ID_fifo_wr | O | 1 | 输出到I2C_IF_TOP模块的fifo写
|
||
TCD_ID_fifo_waddr[5:0] | O | 6 | 输出到I2C_IF_TOP模块的fifo写地址
|
||
TCD_ID_fifo_wdata[7:0] | O | 8 | 输出到I2C_IF_TOP模块的fifo写数据
|
||
TCD_ID_fifo_weneop | O | 1 | 输出到I2C_IF_TOP模块的fifo写数据结尾标志
|
||
TABLE 13 18x4
|
||
Name | I/O | Width | Description
|
||
General Clock & Reset | General Clock & Reset | General Clock & Reset | General Clock & Reset
|
||
Rst | I | 1 | 内部复位信号。高电平有效。
|
||
Clk48M | I | 1 | 工作时钟
|
||
REG_interface | REG_interface | REG_interface | REG_interface
|
||
Reg_ram_wr | I | 1 | 输入到HOST_REG方向的写使能
|
||
Reg_ram_waddr[5:0] | I | 6 | 输入到HOST_REG方向的写地址
|
||
Reg_ram_wdata[7:0] | I | 8 | 输入到HOST_REG方向的写数据
|
||
Top_start | I | 1 | 输入到HOST_REG方向的窗开始信号
|
||
Recieve_Reg | Recieve_Reg | Recieve_Reg | Recieve_Reg
|
||
D0~63_value[7:0] | O | 8 | 接收方向寄存器
|
||
Robox_Reg | Robox_Reg | Robox_Reg | Robox_Reg
|
||
Robox_D19_value[7:0] | O | 8 | Robox寄存器
|
||
Robox_D28~35_value[7:0] | O | 8 | Robox寄存器
|
||
Send_Reg | Send_Reg | Send_Reg | Send_Reg
|
||
AD5628_D1_value[7:0] | O | 8 | AD5628发送方向寄存器
|
||
AD5628_D4~35_value[7:0] | O | 8 | AD5628发送方向寄存器
|
||
ADS7844_D0~3_value[7:0] | O | 8 | AD7844寄存器
|
||
TABLE 14 15x4
|
||
Name | I/O | Width | Description
|
||
General Clock & Reset | General Clock & Reset | General Clock & Reset | General Clock & Reset
|
||
Rst | I | 1 | 内部复位信号。高电平有效。
|
||
CLK_7M5 | I | 1 | 工作时钟
|
||
REG_interface | REG_interface | REG_interface | REG_interface
|
||
Reg_ram_wr | I | 1 | 输入到HOST_REG方向的写使能
|
||
Reg_ram_waddr[5:0] | I | 6 | 输入到HOST_REG方向的写地址
|
||
Reg_ram_wdata[7:0] | I | 8 | 输入到HOST_REG方向的写数据
|
||
Send_Reg | Send_Reg | Send_Reg | Send_Reg
|
||
AD5628_D1_value[7:0] | I | 8 | AD5628发送方向发送模式寄存器
|
||
AD5628_D4_value[23:0] | I | 24 | AD5628发送方向电压配置寄存器
|
||
AD5628_D8_value[23:0] | I | 24 | AD5628发送方向电压配置寄存器
|
||
AD5628_D12_value[23:0] | I | 24 | AD5628发送方向电压配置寄存器
|
||
Start_Signal | Start_Signal | Start_Signal | Start_Signal
|
||
Top_start_en | I | 1 | AD5628发送方向发送开始信号
|
||
TABLE 15 12x4
|
||
Name | I/O | Width | Description
|
||
General Clock & Reset | General Clock & Reset | General Clock & Reset | General Clock & Reset
|
||
Rst | I | 1 | 内部复位信号。高电平有效。
|
||
MCLK_27M | I | 1 | 工作时钟
|
||
CLK_interface | CLK_interface | CLK_interface | CLK_interface
|
||
CLK_162M | O | 1 | 输出162M时钟，未用
|
||
CLK_54M | O | 1 | 输出54M时钟，未用
|
||
CLK_64M8 | O | 1 | 输出64.8M时钟，FPGA接收方向工作时钟
|
||
MCLK_81M | O | 1 | 输出81M时钟，未用
|
||
CLK_2M | O | 1 | 输出2M时钟，FPGA用作LO产生
|
||
CLK_7M5 | O | 1 | 输出7.5M时钟，发送方向工作时钟
|
||
Rst_intl | O | 1 | 复位信号
|
||
TABLE 16 12x4
|
||
Name | I/O | Width | Description
|
||
General Clock & Reset | General Clock & Reset | General Clock & Reset | General Clock & Reset
|
||
Rst | I | 1 | 内部复位信号。高电平有效。
|
||
CLK_64M8 | I | 1 | 工作时钟
|
||
CLK_interface | CLK_interface | CLK_interface | CLK_interface
|
||
D1_value[7:0] | I | 8 | 探头选择寄存器配置值
|
||
DISABLE_CHA | O | 1 | A通道探头选择信号
|
||
DISABLE_CHB | O | 1 | B通道探头选择信号
|
||
DISABLE_CHC | O | 1 | C通道探头选择信号
|
||
DISABLE_CHD | O | 1 | D通道探头选择信号
|
||
SEL_CLK4M_8M | O | 1 | 输出4M、8M选择使能
|
||
SEL_CLK10M_20M | O | 1 | 输出10M、20M选择使能
|