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8.6 KiB
Verilog
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`timescale 1 ns / 1 ps
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// 简单的 CSI040 SPI master。
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// 命令侧是一个 request/ready 接口：
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// cmd_valid 和 cmd_ready 同时为 1 时启动一帧 SPI。
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// cmd_write 选择写 opcode 或读 opcode。
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// cmd_addr 在 opcode 后发送，高字节先发。
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// cmd_wdata 的 payload byte0 来自 cmd_wdata[7:0]。
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// cmd_len 选择 payload 字节数，并被限制到 1..MAX_BURST_BYTES。
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// 当前 SPI 模式：
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// csn 空闲为高，低有效
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// sck 空闲为低
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// si 在下降沿后更新
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// 读数据阶段在上升沿采样 so
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module csi040_spi_master#
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(
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parameter CLK_DIV = 50, // SCK 半周期对应的 clk 周期数
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parameter REG_ADDR_WIDTH = 16,
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parameter ADDR_BYTES = 2,
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parameter MAX_BURST_BYTES = 4,
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parameter [7:0] OPCODE_WRITE = 8'h00,
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parameter [7:0] OPCODE_READ = 8'h80
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)
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(
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input clk,
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input rst_n,
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// 来自 csi040_ctrl 的命令请求。
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output cmd_ready,
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input cmd_valid,
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input cmd_write,
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input [REG_ADDR_WIDTH-1:0]cmd_addr,
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input [8*MAX_BURST_BYTES-1:0] cmd_wdata,
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input [7:0] cmd_len,
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output reg done,
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output reg [8*MAX_BURST_BYTES-1:0] cmd_rdata,
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output reg busy,
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// ASIC SPI 引脚。
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output csn,
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output sck,
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output si,
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input so
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);
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// 内部最大帧宽度包含 opcode + 地址 + 最大 payload。
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// 实际只会移出 HEADER_BITS + 8*safe_cmd_len 个 bit。
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localparam FRAME_MAX_BITS = 8 * (1 + ADDR_BYTES + MAX_BURST_BYTES);
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localparam HEADER_BITS = 8 * (1 + ADDR_BYTES);
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localparam [15:0] MAX_BURST_BYTES_W = MAX_BURST_BYTES;
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localparam [15:0] HEADER_BITS_W = HEADER_BITS;
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localparam IDLE_ST = 2'd0;
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localparam TRANS_ST = 2'd1;
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localparam DONE_ST = 2'd2;
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// 传输状态、移位寄存器和计数器。
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reg [1:0] cstate;
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reg [FRAME_MAX_BITS-1:0] tx_shift;
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reg [8*MAX_BURST_BYTES-1:0] rx_shift;
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reg [15:0] half_cnt;
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reg [15:0] total_bits;
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reg [15:0] sampled_bits;
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reg csn_r;
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reg sck_r;
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reg si_r;
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reg cmd_write_r;
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reg [7:0] cmd_len_r;
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reg last_sampled;
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// 组合逻辑组帧寄存器。
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reg [FRAME_MAX_BITS-1:0] frame;
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reg [REG_ADDR_WIDTH-1:0] addr_pad;
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integer n;
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wire half_tick;
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wire data_bit_phase;
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wire sample_data_bit;
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wire [15:0] safe_cmd_len;
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wire [15:0] cmd_total_bits;
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// 把 cmd_len 限制在合法范围。因为 CSI040 寄存器按 byte 访问，
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// 长度为 0 时按 1 字节处理。
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assign safe_cmd_len = (cmd_len == 0) ? 16'd1 :
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(cmd_len > MAX_BURST_BYTES) ? MAX_BURST_BYTES_W :
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{8'd0, cmd_len};
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// 总移位 bit 数 = opcode + 地址字节 + payload 字节。
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assign cmd_total_bits = HEADER_BITS_W + (safe_cmd_len << 3);
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// 一个 SCK 半周期已经到达。
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assign half_tick = (half_cnt == (CLK_DIV - 1));
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// 只有发完 opcode/address 头部之后，读数据阶段才有效。
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assign data_bit_phase = (sampled_bits >= HEADER_BITS);
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assign sample_data_bit = (!cmd_write_r) && data_bit_phase;
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assign cmd_ready = (cstate == IDLE_ST);
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assign csn = csn_r;
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assign sck = sck_r;
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assign si = si_r;
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// 构造最大长度 SPI 帧：
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// [opcode][addr MSB..LSB][payload byte0][payload byte1]...
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// payload byte0 来自 cmd_wdata[7:0]。
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always @(*) begin
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frame = {FRAME_MAX_BITS{1'b0}};
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addr_pad = cmd_addr;
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frame[FRAME_MAX_BITS-1 -: 8] = cmd_write ? OPCODE_WRITE : OPCODE_READ;
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for (n = 0; n < ADDR_BYTES; n = n + 1) begin
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frame[FRAME_MAX_BITS-1-8*(n+1) -: 8] =
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addr_pad[8*(ADDR_BYTES-n)-1 -: 8];
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end
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for (n = 0; n < MAX_BURST_BYTES; n = n + 1) begin
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frame[FRAME_MAX_BITS-1-8*(1+ADDR_BYTES+n) -: 8] =
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cmd_wdata[8*n +: 8];
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end
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|
end
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// SPI 主状态机。每 CLK_DIV 个 clk 周期翻转一次 SCK。
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// SCK 上升沿采样数据，SCK 下降沿准备下一位 SI。
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always @(posedge clk or negedge rst_n) begin
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if (!rst_n) begin
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cstate <= IDLE_ST;
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tx_shift <= 0;
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rx_shift <= 0;
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half_cnt <= 0;
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total_bits <= 0;
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sampled_bits <= 0;
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csn_r <= 1'b1;
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sck_r <= 1'b0;
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si_r <= 1'b0;
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cmd_write_r <= 1'b0;
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cmd_len_r <= 0;
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last_sampled <= 1'b0;
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done <= 1'b0;
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cmd_rdata <= 0;
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busy <= 1'b0;
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end else begin
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done <= 1'b0;
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case (cstate)
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IDLE_ST: begin
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csn_r <= 1'b1;
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sck_r <= 1'b0;
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si_r <= 1'b0;
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half_cnt <= 0;
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sampled_bits <= 0;
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last_sampled <= 1'b0;
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busy <= 1'b0;
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if (cmd_valid) begin
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// 帧开始时锁存命令，这样上层后续改变命令总线也不影响本帧。
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tx_shift <= frame;
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rx_shift <= 0;
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total_bits <= cmd_total_bits;
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cmd_write_r <= cmd_write;
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cmd_len_r <= safe_cmd_len[7:0];
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csn_r <= 1'b0;
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si_r <= frame[FRAME_MAX_BITS-1];
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busy <= 1'b1;
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cstate <= TRANS_ST;
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|
end
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|
end
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TRANS_ST: begin
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busy <= 1'b1;
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if (half_tick) begin
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half_cnt <= 0;
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if (!sck_r) begin
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// 上升沿：ASIC 采样 SI；读 payload 阶段 master 采样 SO。
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sck_r <= 1'b1;
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if (sample_data_bit)
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rx_shift <= {rx_shift[8*MAX_BURST_BYTES-2:0], so};
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sampled_bits <= sampled_bits + 1'b1;
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if (sampled_bits == (total_bits - 1))
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last_sampled <= 1'b1;
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end else begin
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// 下降沿：准备下一位输出；如果最后一位已经采完则结束。
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sck_r <= 1'b0;
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if (last_sampled) begin
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cstate <= DONE_ST;
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cmd_rdata <= rx_shift;
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end else begin
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tx_shift <= {tx_shift[FRAME_MAX_BITS-2:0], 1'b0};
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si_r <= tx_shift[FRAME_MAX_BITS-2];
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end
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|
end
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|
end else begin
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half_cnt <= half_cnt + 1'b1;
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end
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|
end
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DONE_ST: begin
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// 拉高 CSN，并产生 1 个 clk 周期的 done 脉冲。
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csn_r <= 1'b1;
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sck_r <= 1'b0;
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si_r <= 1'b0;
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busy <= 1'b0;
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done <= 1'b1;
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last_sampled <= 1'b0;
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cstate <= IDLE_ST;
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|
end
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default: begin
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cstate <= IDLE_ST;
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|
end
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|
endcase
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end
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end
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endmodule
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