上传PL工程
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chenmin
@@ -0,0 +1,836 @@
|
||||
{
|
||||
"version": "1.0",
|
||||
"modules": {
|
||||
"design_a9_1": {
|
||||
"proto_instances": {
|
||||
"/axi_bram_ctrl_0/S_AXI": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "s_axi_aclk"},
|
||||
"ARADDR": { "actual": "s_axi_araddr"},
|
||||
"ARESETN": { "actual": "s_axi_aresetn"},
|
||||
"ARPROT": { "actual": "s_axi_arprot"},
|
||||
"ARREADY": { "actual": "s_axi_arready"},
|
||||
"ARVALID": { "actual": "s_axi_arvalid"},
|
||||
"AWADDR": { "actual": "s_axi_awaddr"},
|
||||
"AWPROT": { "actual": "s_axi_awprot"},
|
||||
"AWREADY": { "actual": "s_axi_awready"},
|
||||
"AWVALID": { "actual": "s_axi_awvalid"},
|
||||
"BREADY": { "actual": "s_axi_bready"},
|
||||
"BRESP": { "actual": "s_axi_bresp"},
|
||||
"BVALID": { "actual": "s_axi_bvalid"},
|
||||
"RDATA": { "actual": "s_axi_rdata"},
|
||||
"RREADY": { "actual": "s_axi_rready"},
|
||||
"RRESP": { "actual": "s_axi_rresp"},
|
||||
"RVALID": { "actual": "s_axi_rvalid"},
|
||||
"WDATA": { "actual": "s_axi_wdata"},
|
||||
"WREADY": { "actual": "s_axi_wready"},
|
||||
"WSTRB": { "actual": "s_axi_wstrb"},
|
||||
"WVALID": { "actual": "s_axi_wvalid"}
|
||||
}
|
||||
},
|
||||
"/axi_bram_ctrl_1/S_AXI": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "s_axi_aclk"},
|
||||
"ARADDR": { "actual": "s_axi_araddr"},
|
||||
"ARESETN": { "actual": "s_axi_aresetn"},
|
||||
"ARPROT": { "actual": "s_axi_arprot"},
|
||||
"ARREADY": { "actual": "s_axi_arready"},
|
||||
"ARVALID": { "actual": "s_axi_arvalid"},
|
||||
"AWADDR": { "actual": "s_axi_awaddr"},
|
||||
"AWPROT": { "actual": "s_axi_awprot"},
|
||||
"AWREADY": { "actual": "s_axi_awready"},
|
||||
"AWVALID": { "actual": "s_axi_awvalid"},
|
||||
"BREADY": { "actual": "s_axi_bready"},
|
||||
"BRESP": { "actual": "s_axi_bresp"},
|
||||
"BVALID": { "actual": "s_axi_bvalid"},
|
||||
"RDATA": { "actual": "s_axi_rdata"},
|
||||
"RREADY": { "actual": "s_axi_rready"},
|
||||
"RRESP": { "actual": "s_axi_rresp"},
|
||||
"RVALID": { "actual": "s_axi_rvalid"},
|
||||
"WDATA": { "actual": "s_axi_wdata"},
|
||||
"WREADY": { "actual": "s_axi_wready"},
|
||||
"WSTRB": { "actual": "s_axi_wstrb"},
|
||||
"WVALID": { "actual": "s_axi_wvalid"}
|
||||
}
|
||||
},
|
||||
"/axi_bram_ctrl_2/S_AXI": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "s_axi_aclk"},
|
||||
"ARADDR": { "actual": "s_axi_araddr"},
|
||||
"ARESETN": { "actual": "s_axi_aresetn"},
|
||||
"ARPROT": { "actual": "s_axi_arprot"},
|
||||
"ARREADY": { "actual": "s_axi_arready"},
|
||||
"ARVALID": { "actual": "s_axi_arvalid"},
|
||||
"AWADDR": { "actual": "s_axi_awaddr"},
|
||||
"AWPROT": { "actual": "s_axi_awprot"},
|
||||
"AWREADY": { "actual": "s_axi_awready"},
|
||||
"AWVALID": { "actual": "s_axi_awvalid"},
|
||||
"BREADY": { "actual": "s_axi_bready"},
|
||||
"BRESP": { "actual": "s_axi_bresp"},
|
||||
"BVALID": { "actual": "s_axi_bvalid"},
|
||||
"RDATA": { "actual": "s_axi_rdata"},
|
||||
"RREADY": { "actual": "s_axi_rready"},
|
||||
"RRESP": { "actual": "s_axi_rresp"},
|
||||
"RVALID": { "actual": "s_axi_rvalid"},
|
||||
"WDATA": { "actual": "s_axi_wdata"},
|
||||
"WREADY": { "actual": "s_axi_wready"},
|
||||
"WSTRB": { "actual": "s_axi_wstrb"},
|
||||
"WVALID": { "actual": "s_axi_wvalid"}
|
||||
}
|
||||
},
|
||||
"/axi_bram_ctrl_3/S_AXI": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "s_axi_aclk"},
|
||||
"ARADDR": { "actual": "s_axi_araddr"},
|
||||
"ARESETN": { "actual": "s_axi_aresetn"},
|
||||
"ARPROT": { "actual": "s_axi_arprot"},
|
||||
"ARREADY": { "actual": "s_axi_arready"},
|
||||
"ARVALID": { "actual": "s_axi_arvalid"},
|
||||
"AWADDR": { "actual": "s_axi_awaddr"},
|
||||
"AWPROT": { "actual": "s_axi_awprot"},
|
||||
"AWREADY": { "actual": "s_axi_awready"},
|
||||
"AWVALID": { "actual": "s_axi_awvalid"},
|
||||
"BREADY": { "actual": "s_axi_bready"},
|
||||
"BRESP": { "actual": "s_axi_bresp"},
|
||||
"BVALID": { "actual": "s_axi_bvalid"},
|
||||
"RDATA": { "actual": "s_axi_rdata"},
|
||||
"RREADY": { "actual": "s_axi_rready"},
|
||||
"RRESP": { "actual": "s_axi_rresp"},
|
||||
"RVALID": { "actual": "s_axi_rvalid"},
|
||||
"WDATA": { "actual": "s_axi_wdata"},
|
||||
"WREADY": { "actual": "s_axi_wready"},
|
||||
"WSTRB": { "actual": "s_axi_wstrb"},
|
||||
"WVALID": { "actual": "s_axi_wvalid"}
|
||||
}
|
||||
},
|
||||
"/axi_bram_ctrl_4/S_AXI": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "s_axi_aclk"},
|
||||
"ARADDR": { "actual": "s_axi_araddr"},
|
||||
"ARESETN": { "actual": "s_axi_aresetn"},
|
||||
"ARPROT": { "actual": "s_axi_arprot"},
|
||||
"ARREADY": { "actual": "s_axi_arready"},
|
||||
"ARVALID": { "actual": "s_axi_arvalid"},
|
||||
"AWADDR": { "actual": "s_axi_awaddr"},
|
||||
"AWPROT": { "actual": "s_axi_awprot"},
|
||||
"AWREADY": { "actual": "s_axi_awready"},
|
||||
"AWVALID": { "actual": "s_axi_awvalid"},
|
||||
"BREADY": { "actual": "s_axi_bready"},
|
||||
"BRESP": { "actual": "s_axi_bresp"},
|
||||
"BVALID": { "actual": "s_axi_bvalid"},
|
||||
"RDATA": { "actual": "s_axi_rdata"},
|
||||
"RREADY": { "actual": "s_axi_rready"},
|
||||
"RRESP": { "actual": "s_axi_rresp"},
|
||||
"RVALID": { "actual": "s_axi_rvalid"},
|
||||
"WDATA": { "actual": "s_axi_wdata"},
|
||||
"WREADY": { "actual": "s_axi_wready"},
|
||||
"WSTRB": { "actual": "s_axi_wstrb"},
|
||||
"WVALID": { "actual": "s_axi_wvalid"}
|
||||
}
|
||||
},
|
||||
"/axi_dma_0/M_AXIS_MM2S": {
|
||||
"interface": "xilinx.com:interface:axis:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "m_axi_mm2s_aclk"},
|
||||
"ARESETN": { "actual": "mm2s_prmry_reset_out_n"},
|
||||
"TDATA": { "actual": "m_axis_mm2s_tdata"},
|
||||
"TKEEP": { "actual": "m_axis_mm2s_tkeep"},
|
||||
"TLAST": { "actual": "m_axis_mm2s_tlast"},
|
||||
"TREADY": { "actual": "m_axis_mm2s_tready"},
|
||||
"TVALID": { "actual": "m_axis_mm2s_tvalid"}
|
||||
}
|
||||
},
|
||||
"/axi_dma_0/M_AXI_MM2S": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "m_axi_mm2s_aclk"},
|
||||
"ARADDR": { "actual": "m_axi_mm2s_araddr"},
|
||||
"ARBURST": { "actual": "m_axi_mm2s_arburst"},
|
||||
"ARCACHE": { "actual": "m_axi_mm2s_arcache"},
|
||||
"ARESETN": { "actual": "mm2s_prmry_reset_out_n"},
|
||||
"ARLEN": { "actual": "m_axi_mm2s_arlen"},
|
||||
"ARPROT": { "actual": "m_axi_mm2s_arprot"},
|
||||
"ARREADY": { "actual": "m_axi_mm2s_arready"},
|
||||
"ARSIZE": { "actual": "m_axi_mm2s_arsize"},
|
||||
"ARVALID": { "actual": "m_axi_mm2s_arvalid"},
|
||||
"RDATA": { "actual": "m_axi_mm2s_rdata"},
|
||||
"RLAST": { "actual": "m_axi_mm2s_rlast"},
|
||||
"RREADY": { "actual": "m_axi_mm2s_rready"},
|
||||
"RRESP": { "actual": "m_axi_mm2s_rresp"},
|
||||
"RVALID": { "actual": "m_axi_mm2s_rvalid"}
|
||||
}
|
||||
},
|
||||
"/axi_dma_0/S_AXI_LITE": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "s_axi_lite_aclk"},
|
||||
"ARADDR": { "actual": "s_axi_lite_araddr"},
|
||||
"ARESETN": { "actual": "axi_resetn"},
|
||||
"ARREADY": { "actual": "s_axi_lite_arready"},
|
||||
"ARVALID": { "actual": "s_axi_lite_arvalid"},
|
||||
"AWADDR": { "actual": "s_axi_lite_awaddr"},
|
||||
"AWREADY": { "actual": "s_axi_lite_awready"},
|
||||
"AWVALID": { "actual": "s_axi_lite_awvalid"},
|
||||
"BREADY": { "actual": "s_axi_lite_bready"},
|
||||
"BRESP": { "actual": "s_axi_lite_bresp"},
|
||||
"BVALID": { "actual": "s_axi_lite_bvalid"},
|
||||
"RDATA": { "actual": "s_axi_lite_rdata"},
|
||||
"RREADY": { "actual": "s_axi_lite_rready"},
|
||||
"RRESP": { "actual": "s_axi_lite_rresp"},
|
||||
"RVALID": { "actual": "s_axi_lite_rvalid"},
|
||||
"WDATA": { "actual": "s_axi_lite_wdata"},
|
||||
"WREADY": { "actual": "s_axi_lite_wready"},
|
||||
"WVALID": { "actual": "s_axi_lite_wvalid"}
|
||||
}
|
||||
},
|
||||
"/axi_dma_1/M_AXI_S2MM": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "m_axi_s2mm_aclk"},
|
||||
"ARESETN": { "actual": "s2mm_prmry_reset_out_n"},
|
||||
"AWADDR": { "actual": "m_axi_s2mm_awaddr"},
|
||||
"AWBURST": { "actual": "m_axi_s2mm_awburst"},
|
||||
"AWCACHE": { "actual": "m_axi_s2mm_awcache"},
|
||||
"AWLEN": { "actual": "m_axi_s2mm_awlen"},
|
||||
"AWPROT": { "actual": "m_axi_s2mm_awprot"},
|
||||
"AWREADY": { "actual": "m_axi_s2mm_awready"},
|
||||
"AWSIZE": { "actual": "m_axi_s2mm_awsize"},
|
||||
"AWVALID": { "actual": "m_axi_s2mm_awvalid"},
|
||||
"BREADY": { "actual": "m_axi_s2mm_bready"},
|
||||
"BRESP": { "actual": "m_axi_s2mm_bresp"},
|
||||
"BVALID": { "actual": "m_axi_s2mm_bvalid"},
|
||||
"WDATA": { "actual": "m_axi_s2mm_wdata"},
|
||||
"WLAST": { "actual": "m_axi_s2mm_wlast"},
|
||||
"WREADY": { "actual": "m_axi_s2mm_wready"},
|
||||
"WSTRB": { "actual": "m_axi_s2mm_wstrb"},
|
||||
"WVALID": { "actual": "m_axi_s2mm_wvalid"}
|
||||
}
|
||||
},
|
||||
"/axi_dma_1/S_AXIS_S2MM": {
|
||||
"interface": "xilinx.com:interface:axis:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "m_axi_s2mm_aclk"},
|
||||
"ARESETN": { "actual": "s2mm_prmry_reset_out_n"},
|
||||
"TDATA": { "actual": "s_axis_s2mm_tdata"},
|
||||
"TKEEP": { "actual": "s_axis_s2mm_tkeep"},
|
||||
"TLAST": { "actual": "s_axis_s2mm_tlast"},
|
||||
"TREADY": { "actual": "s_axis_s2mm_tready"},
|
||||
"TVALID": { "actual": "s_axis_s2mm_tvalid"}
|
||||
}
|
||||
},
|
||||
"/axi_dma_1/S_AXI_LITE": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "s_axi_lite_aclk"},
|
||||
"ARADDR": { "actual": "s_axi_lite_araddr"},
|
||||
"ARESETN": { "actual": "axi_resetn"},
|
||||
"ARREADY": { "actual": "s_axi_lite_arready"},
|
||||
"ARVALID": { "actual": "s_axi_lite_arvalid"},
|
||||
"AWADDR": { "actual": "s_axi_lite_awaddr"},
|
||||
"AWREADY": { "actual": "s_axi_lite_awready"},
|
||||
"AWVALID": { "actual": "s_axi_lite_awvalid"},
|
||||
"BREADY": { "actual": "s_axi_lite_bready"},
|
||||
"BRESP": { "actual": "s_axi_lite_bresp"},
|
||||
"BVALID": { "actual": "s_axi_lite_bvalid"},
|
||||
"RDATA": { "actual": "s_axi_lite_rdata"},
|
||||
"RREADY": { "actual": "s_axi_lite_rready"},
|
||||
"RRESP": { "actual": "s_axi_lite_rresp"},
|
||||
"RVALID": { "actual": "s_axi_lite_rvalid"},
|
||||
"WDATA": { "actual": "s_axi_lite_wdata"},
|
||||
"WREADY": { "actual": "s_axi_lite_wready"},
|
||||
"WVALID": { "actual": "s_axi_lite_wvalid"}
|
||||
}
|
||||
},
|
||||
"/axi_gpio_0/S_AXI": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "s_axi_aclk"},
|
||||
"ARADDR": { "actual": "s_axi_araddr"},
|
||||
"ARESETN": { "actual": "s_axi_aresetn"},
|
||||
"ARREADY": { "actual": "s_axi_arready"},
|
||||
"ARVALID": { "actual": "s_axi_arvalid"},
|
||||
"AWADDR": { "actual": "s_axi_awaddr"},
|
||||
"AWREADY": { "actual": "s_axi_awready"},
|
||||
"AWVALID": { "actual": "s_axi_awvalid"},
|
||||
"BREADY": { "actual": "s_axi_bready"},
|
||||
"BRESP": { "actual": "s_axi_bresp"},
|
||||
"BVALID": { "actual": "s_axi_bvalid"},
|
||||
"RDATA": { "actual": "s_axi_rdata"},
|
||||
"RREADY": { "actual": "s_axi_rready"},
|
||||
"RRESP": { "actual": "s_axi_rresp"},
|
||||
"RVALID": { "actual": "s_axi_rvalid"},
|
||||
"WDATA": { "actual": "s_axi_wdata"},
|
||||
"WREADY": { "actual": "s_axi_wready"},
|
||||
"WSTRB": { "actual": "s_axi_wstrb"},
|
||||
"WVALID": { "actual": "s_axi_wvalid"}
|
||||
}
|
||||
},
|
||||
"/axi_iic_0/S_AXI": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "s_axi_aclk"},
|
||||
"ARADDR": { "actual": "s_axi_araddr"},
|
||||
"ARESETN": { "actual": "s_axi_aresetn"},
|
||||
"ARREADY": { "actual": "s_axi_arready"},
|
||||
"ARVALID": { "actual": "s_axi_arvalid"},
|
||||
"AWADDR": { "actual": "s_axi_awaddr"},
|
||||
"AWREADY": { "actual": "s_axi_awready"},
|
||||
"AWVALID": { "actual": "s_axi_awvalid"},
|
||||
"BREADY": { "actual": "s_axi_bready"},
|
||||
"BRESP": { "actual": "s_axi_bresp"},
|
||||
"BVALID": { "actual": "s_axi_bvalid"},
|
||||
"RDATA": { "actual": "s_axi_rdata"},
|
||||
"RREADY": { "actual": "s_axi_rready"},
|
||||
"RRESP": { "actual": "s_axi_rresp"},
|
||||
"RVALID": { "actual": "s_axi_rvalid"},
|
||||
"WDATA": { "actual": "s_axi_wdata"},
|
||||
"WREADY": { "actual": "s_axi_wready"},
|
||||
"WSTRB": { "actual": "s_axi_wstrb"},
|
||||
"WVALID": { "actual": "s_axi_wvalid"}
|
||||
}
|
||||
},
|
||||
"/axi_iic_1/S_AXI": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "s_axi_aclk"},
|
||||
"ARADDR": { "actual": "s_axi_araddr"},
|
||||
"ARESETN": { "actual": "s_axi_aresetn"},
|
||||
"ARREADY": { "actual": "s_axi_arready"},
|
||||
"ARVALID": { "actual": "s_axi_arvalid"},
|
||||
"AWADDR": { "actual": "s_axi_awaddr"},
|
||||
"AWREADY": { "actual": "s_axi_awready"},
|
||||
"AWVALID": { "actual": "s_axi_awvalid"},
|
||||
"BREADY": { "actual": "s_axi_bready"},
|
||||
"BRESP": { "actual": "s_axi_bresp"},
|
||||
"BVALID": { "actual": "s_axi_bvalid"},
|
||||
"RDATA": { "actual": "s_axi_rdata"},
|
||||
"RREADY": { "actual": "s_axi_rready"},
|
||||
"RRESP": { "actual": "s_axi_rresp"},
|
||||
"RVALID": { "actual": "s_axi_rvalid"},
|
||||
"WDATA": { "actual": "s_axi_wdata"},
|
||||
"WREADY": { "actual": "s_axi_wready"},
|
||||
"WSTRB": { "actual": "s_axi_wstrb"},
|
||||
"WVALID": { "actual": "s_axi_wvalid"}
|
||||
}
|
||||
},
|
||||
"/axi_smc/M00_AXI": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "aclk"},
|
||||
"ARADDR": { "actual": "M00_AXI_araddr"},
|
||||
"ARPROT": { "actual": "M00_AXI_arprot"},
|
||||
"ARREADY": { "actual": "M00_AXI_arready"},
|
||||
"ARVALID": { "actual": "M00_AXI_arvalid"},
|
||||
"AWADDR": { "actual": "M00_AXI_awaddr"},
|
||||
"AWPROT": { "actual": "M00_AXI_awprot"},
|
||||
"AWREADY": { "actual": "M00_AXI_awready"},
|
||||
"AWVALID": { "actual": "M00_AXI_awvalid"},
|
||||
"BREADY": { "actual": "M00_AXI_bready"},
|
||||
"BRESP": { "actual": "M00_AXI_bresp"},
|
||||
"BVALID": { "actual": "M00_AXI_bvalid"},
|
||||
"RDATA": { "actual": "M00_AXI_rdata"},
|
||||
"RREADY": { "actual": "M00_AXI_rready"},
|
||||
"RRESP": { "actual": "M00_AXI_rresp"},
|
||||
"RVALID": { "actual": "M00_AXI_rvalid"},
|
||||
"WDATA": { "actual": "M00_AXI_wdata"},
|
||||
"WREADY": { "actual": "M00_AXI_wready"},
|
||||
"WSTRB": { "actual": "M00_AXI_wstrb"},
|
||||
"WVALID": { "actual": "M00_AXI_wvalid"}
|
||||
}
|
||||
},
|
||||
"/axi_smc/M01_AXI": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "aclk"},
|
||||
"ARADDR": { "actual": "M01_AXI_araddr"},
|
||||
"ARPROT": { "actual": "M01_AXI_arprot"},
|
||||
"ARREADY": { "actual": "M01_AXI_arready"},
|
||||
"ARVALID": { "actual": "M01_AXI_arvalid"},
|
||||
"AWADDR": { "actual": "M01_AXI_awaddr"},
|
||||
"AWPROT": { "actual": "M01_AXI_awprot"},
|
||||
"AWREADY": { "actual": "M01_AXI_awready"},
|
||||
"AWVALID": { "actual": "M01_AXI_awvalid"},
|
||||
"BREADY": { "actual": "M01_AXI_bready"},
|
||||
"BRESP": { "actual": "M01_AXI_bresp"},
|
||||
"BVALID": { "actual": "M01_AXI_bvalid"},
|
||||
"RDATA": { "actual": "M01_AXI_rdata"},
|
||||
"RREADY": { "actual": "M01_AXI_rready"},
|
||||
"RRESP": { "actual": "M01_AXI_rresp"},
|
||||
"RVALID": { "actual": "M01_AXI_rvalid"},
|
||||
"WDATA": { "actual": "M01_AXI_wdata"},
|
||||
"WREADY": { "actual": "M01_AXI_wready"},
|
||||
"WSTRB": { "actual": "M01_AXI_wstrb"},
|
||||
"WVALID": { "actual": "M01_AXI_wvalid"}
|
||||
}
|
||||
},
|
||||
"/axi_smc/M02_AXI": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "aclk"},
|
||||
"ARADDR": { "actual": "M02_AXI_araddr"},
|
||||
"ARPROT": { "actual": "M02_AXI_arprot"},
|
||||
"ARREADY": { "actual": "M02_AXI_arready"},
|
||||
"ARVALID": { "actual": "M02_AXI_arvalid"},
|
||||
"AWADDR": { "actual": "M02_AXI_awaddr"},
|
||||
"AWPROT": { "actual": "M02_AXI_awprot"},
|
||||
"AWREADY": { "actual": "M02_AXI_awready"},
|
||||
"AWVALID": { "actual": "M02_AXI_awvalid"},
|
||||
"BREADY": { "actual": "M02_AXI_bready"},
|
||||
"BRESP": { "actual": "M02_AXI_bresp"},
|
||||
"BVALID": { "actual": "M02_AXI_bvalid"},
|
||||
"RDATA": { "actual": "M02_AXI_rdata"},
|
||||
"RREADY": { "actual": "M02_AXI_rready"},
|
||||
"RRESP": { "actual": "M02_AXI_rresp"},
|
||||
"RVALID": { "actual": "M02_AXI_rvalid"},
|
||||
"WDATA": { "actual": "M02_AXI_wdata"},
|
||||
"WREADY": { "actual": "M02_AXI_wready"},
|
||||
"WSTRB": { "actual": "M02_AXI_wstrb"},
|
||||
"WVALID": { "actual": "M02_AXI_wvalid"}
|
||||
}
|
||||
},
|
||||
"/axi_smc/M03_AXI": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "aclk"},
|
||||
"ARADDR": { "actual": "M03_AXI_araddr"},
|
||||
"ARPROT": { "actual": "M03_AXI_arprot"},
|
||||
"ARREADY": { "actual": "M03_AXI_arready"},
|
||||
"ARVALID": { "actual": "M03_AXI_arvalid"},
|
||||
"AWADDR": { "actual": "M03_AXI_awaddr"},
|
||||
"AWPROT": { "actual": "M03_AXI_awprot"},
|
||||
"AWREADY": { "actual": "M03_AXI_awready"},
|
||||
"AWVALID": { "actual": "M03_AXI_awvalid"},
|
||||
"BREADY": { "actual": "M03_AXI_bready"},
|
||||
"BRESP": { "actual": "M03_AXI_bresp"},
|
||||
"BVALID": { "actual": "M03_AXI_bvalid"},
|
||||
"RDATA": { "actual": "M03_AXI_rdata"},
|
||||
"RREADY": { "actual": "M03_AXI_rready"},
|
||||
"RRESP": { "actual": "M03_AXI_rresp"},
|
||||
"RVALID": { "actual": "M03_AXI_rvalid"},
|
||||
"WDATA": { "actual": "M03_AXI_wdata"},
|
||||
"WREADY": { "actual": "M03_AXI_wready"},
|
||||
"WSTRB": { "actual": "M03_AXI_wstrb"},
|
||||
"WVALID": { "actual": "M03_AXI_wvalid"}
|
||||
}
|
||||
},
|
||||
"/axi_smc/M04_AXI": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "aclk"},
|
||||
"ARADDR": { "actual": "M04_AXI_araddr"},
|
||||
"ARPROT": { "actual": "M04_AXI_arprot"},
|
||||
"ARREADY": { "actual": "M04_AXI_arready"},
|
||||
"ARVALID": { "actual": "M04_AXI_arvalid"},
|
||||
"AWADDR": { "actual": "M04_AXI_awaddr"},
|
||||
"AWPROT": { "actual": "M04_AXI_awprot"},
|
||||
"AWREADY": { "actual": "M04_AXI_awready"},
|
||||
"AWVALID": { "actual": "M04_AXI_awvalid"},
|
||||
"BREADY": { "actual": "M04_AXI_bready"},
|
||||
"BRESP": { "actual": "M04_AXI_bresp"},
|
||||
"BVALID": { "actual": "M04_AXI_bvalid"},
|
||||
"RDATA": { "actual": "M04_AXI_rdata"},
|
||||
"RREADY": { "actual": "M04_AXI_rready"},
|
||||
"RRESP": { "actual": "M04_AXI_rresp"},
|
||||
"RVALID": { "actual": "M04_AXI_rvalid"},
|
||||
"WDATA": { "actual": "M04_AXI_wdata"},
|
||||
"WREADY": { "actual": "M04_AXI_wready"},
|
||||
"WSTRB": { "actual": "M04_AXI_wstrb"},
|
||||
"WVALID": { "actual": "M04_AXI_wvalid"}
|
||||
}
|
||||
},
|
||||
"/axi_smc/M05_AXI": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "aclk"},
|
||||
"ARADDR": { "actual": "M05_AXI_araddr"},
|
||||
"ARPROT": { "actual": "M05_AXI_arprot"},
|
||||
"ARREADY": { "actual": "M05_AXI_arready"},
|
||||
"ARVALID": { "actual": "M05_AXI_arvalid"},
|
||||
"AWADDR": { "actual": "M05_AXI_awaddr"},
|
||||
"AWPROT": { "actual": "M05_AXI_awprot"},
|
||||
"AWREADY": { "actual": "M05_AXI_awready"},
|
||||
"AWVALID": { "actual": "M05_AXI_awvalid"},
|
||||
"BREADY": { "actual": "M05_AXI_bready"},
|
||||
"BRESP": { "actual": "M05_AXI_bresp"},
|
||||
"BVALID": { "actual": "M05_AXI_bvalid"},
|
||||
"RDATA": { "actual": "M05_AXI_rdata"},
|
||||
"RREADY": { "actual": "M05_AXI_rready"},
|
||||
"RRESP": { "actual": "M05_AXI_rresp"},
|
||||
"RVALID": { "actual": "M05_AXI_rvalid"},
|
||||
"WDATA": { "actual": "M05_AXI_wdata"},
|
||||
"WREADY": { "actual": "M05_AXI_wready"},
|
||||
"WSTRB": { "actual": "M05_AXI_wstrb"},
|
||||
"WVALID": { "actual": "M05_AXI_wvalid"}
|
||||
}
|
||||
},
|
||||
"/axi_smc/M06_AXI": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "aclk"},
|
||||
"ARADDR": { "actual": "M06_AXI_araddr"},
|
||||
"ARPROT": { "actual": "M06_AXI_arprot"},
|
||||
"ARREADY": { "actual": "M06_AXI_arready"},
|
||||
"ARVALID": { "actual": "M06_AXI_arvalid"},
|
||||
"AWADDR": { "actual": "M06_AXI_awaddr"},
|
||||
"AWPROT": { "actual": "M06_AXI_awprot"},
|
||||
"AWREADY": { "actual": "M06_AXI_awready"},
|
||||
"AWVALID": { "actual": "M06_AXI_awvalid"},
|
||||
"BREADY": { "actual": "M06_AXI_bready"},
|
||||
"BRESP": { "actual": "M06_AXI_bresp"},
|
||||
"BVALID": { "actual": "M06_AXI_bvalid"},
|
||||
"RDATA": { "actual": "M06_AXI_rdata"},
|
||||
"RREADY": { "actual": "M06_AXI_rready"},
|
||||
"RRESP": { "actual": "M06_AXI_rresp"},
|
||||
"RVALID": { "actual": "M06_AXI_rvalid"},
|
||||
"WDATA": { "actual": "M06_AXI_wdata"},
|
||||
"WREADY": { "actual": "M06_AXI_wready"},
|
||||
"WSTRB": { "actual": "M06_AXI_wstrb"},
|
||||
"WVALID": { "actual": "M06_AXI_wvalid"}
|
||||
}
|
||||
},
|
||||
"/axi_smc/M07_AXI": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "aclk"},
|
||||
"ARADDR": { "actual": "M07_AXI_araddr"},
|
||||
"ARPROT": { "actual": "M07_AXI_arprot"},
|
||||
"ARREADY": { "actual": "M07_AXI_arready"},
|
||||
"ARVALID": { "actual": "M07_AXI_arvalid"},
|
||||
"AWADDR": { "actual": "M07_AXI_awaddr"},
|
||||
"AWPROT": { "actual": "M07_AXI_awprot"},
|
||||
"AWREADY": { "actual": "M07_AXI_awready"},
|
||||
"AWVALID": { "actual": "M07_AXI_awvalid"},
|
||||
"BREADY": { "actual": "M07_AXI_bready"},
|
||||
"BRESP": { "actual": "M07_AXI_bresp"},
|
||||
"BVALID": { "actual": "M07_AXI_bvalid"},
|
||||
"RDATA": { "actual": "M07_AXI_rdata"},
|
||||
"RREADY": { "actual": "M07_AXI_rready"},
|
||||
"RRESP": { "actual": "M07_AXI_rresp"},
|
||||
"RVALID": { "actual": "M07_AXI_rvalid"},
|
||||
"WDATA": { "actual": "M07_AXI_wdata"},
|
||||
"WREADY": { "actual": "M07_AXI_wready"},
|
||||
"WSTRB": { "actual": "M07_AXI_wstrb"},
|
||||
"WVALID": { "actual": "M07_AXI_wvalid"}
|
||||
}
|
||||
},
|
||||
"/axi_smc/M08_AXI": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "aclk"},
|
||||
"ARADDR": { "actual": "M08_AXI_araddr"},
|
||||
"ARPROT": { "actual": "M08_AXI_arprot"},
|
||||
"ARREADY": { "actual": "M08_AXI_arready"},
|
||||
"ARVALID": { "actual": "M08_AXI_arvalid"},
|
||||
"AWADDR": { "actual": "M08_AXI_awaddr"},
|
||||
"AWPROT": { "actual": "M08_AXI_awprot"},
|
||||
"AWREADY": { "actual": "M08_AXI_awready"},
|
||||
"AWVALID": { "actual": "M08_AXI_awvalid"},
|
||||
"BREADY": { "actual": "M08_AXI_bready"},
|
||||
"BRESP": { "actual": "M08_AXI_bresp"},
|
||||
"BVALID": { "actual": "M08_AXI_bvalid"},
|
||||
"RDATA": { "actual": "M08_AXI_rdata"},
|
||||
"RREADY": { "actual": "M08_AXI_rready"},
|
||||
"RRESP": { "actual": "M08_AXI_rresp"},
|
||||
"RVALID": { "actual": "M08_AXI_rvalid"},
|
||||
"WDATA": { "actual": "M08_AXI_wdata"},
|
||||
"WREADY": { "actual": "M08_AXI_wready"},
|
||||
"WSTRB": { "actual": "M08_AXI_wstrb"},
|
||||
"WVALID": { "actual": "M08_AXI_wvalid"}
|
||||
}
|
||||
},
|
||||
"/axi_smc/M09_AXI": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "aclk"},
|
||||
"ARADDR": { "actual": "M09_AXI_araddr"},
|
||||
"ARPROT": { "actual": "M09_AXI_arprot"},
|
||||
"ARREADY": { "actual": "M09_AXI_arready"},
|
||||
"ARVALID": { "actual": "M09_AXI_arvalid"},
|
||||
"AWADDR": { "actual": "M09_AXI_awaddr"},
|
||||
"AWPROT": { "actual": "M09_AXI_awprot"},
|
||||
"AWREADY": { "actual": "M09_AXI_awready"},
|
||||
"AWVALID": { "actual": "M09_AXI_awvalid"},
|
||||
"BREADY": { "actual": "M09_AXI_bready"},
|
||||
"BRESP": { "actual": "M09_AXI_bresp"},
|
||||
"BVALID": { "actual": "M09_AXI_bvalid"},
|
||||
"RDATA": { "actual": "M09_AXI_rdata"},
|
||||
"RREADY": { "actual": "M09_AXI_rready"},
|
||||
"RRESP": { "actual": "M09_AXI_rresp"},
|
||||
"RVALID": { "actual": "M09_AXI_rvalid"},
|
||||
"WDATA": { "actual": "M09_AXI_wdata"},
|
||||
"WREADY": { "actual": "M09_AXI_wready"},
|
||||
"WSTRB": { "actual": "M09_AXI_wstrb"},
|
||||
"WVALID": { "actual": "M09_AXI_wvalid"}
|
||||
}
|
||||
},
|
||||
"/axi_smc/S00_AXI": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "aclk"},
|
||||
"ARADDR": { "actual": "S00_AXI_araddr"},
|
||||
"ARBURST": { "actual": "S00_AXI_arburst"},
|
||||
"ARCACHE": { "actual": "S00_AXI_arcache"},
|
||||
"ARID": { "actual": "S00_AXI_arid"},
|
||||
"ARLEN": { "actual": "S00_AXI_arlen"},
|
||||
"ARLOCK": { "actual": "S00_AXI_arlock"},
|
||||
"ARPROT": { "actual": "S00_AXI_arprot"},
|
||||
"ARQOS": { "actual": "S00_AXI_arqos"},
|
||||
"ARREADY": { "actual": "S00_AXI_arready"},
|
||||
"ARSIZE": { "actual": "S00_AXI_arsize"},
|
||||
"ARVALID": { "actual": "S00_AXI_arvalid"},
|
||||
"AWADDR": { "actual": "S00_AXI_awaddr"},
|
||||
"AWBURST": { "actual": "S00_AXI_awburst"},
|
||||
"AWCACHE": { "actual": "S00_AXI_awcache"},
|
||||
"AWID": { "actual": "S00_AXI_awid"},
|
||||
"AWLEN": { "actual": "S00_AXI_awlen"},
|
||||
"AWLOCK": { "actual": "S00_AXI_awlock"},
|
||||
"AWPROT": { "actual": "S00_AXI_awprot"},
|
||||
"AWQOS": { "actual": "S00_AXI_awqos"},
|
||||
"AWREADY": { "actual": "S00_AXI_awready"},
|
||||
"AWSIZE": { "actual": "S00_AXI_awsize"},
|
||||
"AWVALID": { "actual": "S00_AXI_awvalid"},
|
||||
"BID": { "actual": "S00_AXI_bid"},
|
||||
"BREADY": { "actual": "S00_AXI_bready"},
|
||||
"BRESP": { "actual": "S00_AXI_bresp"},
|
||||
"BVALID": { "actual": "S00_AXI_bvalid"},
|
||||
"RDATA": { "actual": "S00_AXI_rdata"},
|
||||
"RID": { "actual": "S00_AXI_rid"},
|
||||
"RLAST": { "actual": "S00_AXI_rlast"},
|
||||
"RREADY": { "actual": "S00_AXI_rready"},
|
||||
"RRESP": { "actual": "S00_AXI_rresp"},
|
||||
"RVALID": { "actual": "S00_AXI_rvalid"},
|
||||
"WDATA": { "actual": "S00_AXI_wdata"},
|
||||
"WID": { "actual": "S00_AXI_wid"},
|
||||
"WLAST": { "actual": "S00_AXI_wlast"},
|
||||
"WREADY": { "actual": "S00_AXI_wready"},
|
||||
"WSTRB": { "actual": "S00_AXI_wstrb"},
|
||||
"WVALID": { "actual": "S00_AXI_wvalid"}
|
||||
}
|
||||
},
|
||||
"/axis_data_fifo_0/M_AXIS": {
|
||||
"interface": "xilinx.com:interface:axis:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "s_axis_aclk"},
|
||||
"ARESETN": { "actual": "s_axis_aresetn"},
|
||||
"TDATA": { "actual": "m_axis_tdata"},
|
||||
"TLAST": { "actual": "m_axis_tlast"},
|
||||
"TREADY": { "actual": "m_axis_tready"},
|
||||
"TVALID": { "actual": "m_axis_tvalid"}
|
||||
}
|
||||
},
|
||||
"/axis_data_fifo_0/S_AXIS": {
|
||||
"interface": "xilinx.com:interface:axis:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "s_axis_aclk"},
|
||||
"ARESETN": { "actual": "s_axis_aresetn"},
|
||||
"TDATA": { "actual": "s_axis_tdata"},
|
||||
"TLAST": { "actual": "s_axis_tlast"},
|
||||
"TREADY": { "actual": "s_axis_tready"},
|
||||
"TVALID": { "actual": "s_axis_tvalid"}
|
||||
}
|
||||
},
|
||||
"/axis_data_fifo_1/M_AXIS": {
|
||||
"interface": "xilinx.com:interface:axis:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "s_axis_aclk"},
|
||||
"ARESETN": { "actual": "s_axis_aresetn"},
|
||||
"TDATA": { "actual": "m_axis_tdata"},
|
||||
"TKEEP": { "actual": "m_axis_tkeep"},
|
||||
"TLAST": { "actual": "m_axis_tlast"},
|
||||
"TREADY": { "actual": "m_axis_tready"},
|
||||
"TVALID": { "actual": "m_axis_tvalid"}
|
||||
}
|
||||
},
|
||||
"/axis_data_fifo_1/S_AXIS": {
|
||||
"interface": "xilinx.com:interface:axis:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "s_axis_aclk"},
|
||||
"ARESETN": { "actual": "s_axis_aresetn"},
|
||||
"TDATA": { "actual": "s_axis_tdata"},
|
||||
"TKEEP": { "actual": "s_axis_tkeep"},
|
||||
"TLAST": { "actual": "s_axis_tlast"},
|
||||
"TREADY": { "actual": "s_axis_tready"},
|
||||
"TVALID": { "actual": "s_axis_tvalid"}
|
||||
}
|
||||
},
|
||||
"/processing_system7_0/M_AXI_GP0": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "M_AXI_GP0_ACLK"},
|
||||
"ARADDR": { "actual": "M_AXI_GP0_ARADDR"},
|
||||
"ARBURST": { "actual": "M_AXI_GP0_ARBURST"},
|
||||
"ARCACHE": { "actual": "M_AXI_GP0_ARCACHE"},
|
||||
"ARID": { "actual": "M_AXI_GP0_ARID"},
|
||||
"ARLEN": { "actual": "M_AXI_GP0_ARLEN"},
|
||||
"ARLOCK": { "actual": "M_AXI_GP0_ARLOCK"},
|
||||
"ARPROT": { "actual": "M_AXI_GP0_ARPROT"},
|
||||
"ARQOS": { "actual": "M_AXI_GP0_ARQOS"},
|
||||
"ARREADY": { "actual": "M_AXI_GP0_ARREADY"},
|
||||
"ARSIZE": { "actual": "M_AXI_GP0_ARSIZE"},
|
||||
"ARVALID": { "actual": "M_AXI_GP0_ARVALID"},
|
||||
"AWADDR": { "actual": "M_AXI_GP0_AWADDR"},
|
||||
"AWBURST": { "actual": "M_AXI_GP0_AWBURST"},
|
||||
"AWCACHE": { "actual": "M_AXI_GP0_AWCACHE"},
|
||||
"AWID": { "actual": "M_AXI_GP0_AWID"},
|
||||
"AWLEN": { "actual": "M_AXI_GP0_AWLEN"},
|
||||
"AWLOCK": { "actual": "M_AXI_GP0_AWLOCK"},
|
||||
"AWPROT": { "actual": "M_AXI_GP0_AWPROT"},
|
||||
"AWQOS": { "actual": "M_AXI_GP0_AWQOS"},
|
||||
"AWREADY": { "actual": "M_AXI_GP0_AWREADY"},
|
||||
"AWSIZE": { "actual": "M_AXI_GP0_AWSIZE"},
|
||||
"AWVALID": { "actual": "M_AXI_GP0_AWVALID"},
|
||||
"BID": { "actual": "M_AXI_GP0_BID"},
|
||||
"BREADY": { "actual": "M_AXI_GP0_BREADY"},
|
||||
"BRESP": { "actual": "M_AXI_GP0_BRESP"},
|
||||
"BVALID": { "actual": "M_AXI_GP0_BVALID"},
|
||||
"RDATA": { "actual": "M_AXI_GP0_RDATA"},
|
||||
"RID": { "actual": "M_AXI_GP0_RID"},
|
||||
"RLAST": { "actual": "M_AXI_GP0_RLAST"},
|
||||
"RREADY": { "actual": "M_AXI_GP0_RREADY"},
|
||||
"RRESP": { "actual": "M_AXI_GP0_RRESP"},
|
||||
"RVALID": { "actual": "M_AXI_GP0_RVALID"},
|
||||
"WDATA": { "actual": "M_AXI_GP0_WDATA"},
|
||||
"WID": { "actual": "M_AXI_GP0_WID"},
|
||||
"WLAST": { "actual": "M_AXI_GP0_WLAST"},
|
||||
"WREADY": { "actual": "M_AXI_GP0_WREADY"},
|
||||
"WSTRB": { "actual": "M_AXI_GP0_WSTRB"},
|
||||
"WVALID": { "actual": "M_AXI_GP0_WVALID"}
|
||||
}
|
||||
},
|
||||
"/processing_system7_0/S_AXI_HP0": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "S_AXI_HP0_ACLK"},
|
||||
"ARADDR": { "actual": "S_AXI_HP0_ARADDR"},
|
||||
"ARBURST": { "actual": "S_AXI_HP0_ARBURST"},
|
||||
"ARCACHE": { "actual": "S_AXI_HP0_ARCACHE"},
|
||||
"ARID": { "actual": "S_AXI_HP0_ARID"},
|
||||
"ARLEN": { "actual": "S_AXI_HP0_ARLEN"},
|
||||
"ARLOCK": { "actual": "S_AXI_HP0_ARLOCK"},
|
||||
"ARPROT": { "actual": "S_AXI_HP0_ARPROT"},
|
||||
"ARQOS": { "actual": "S_AXI_HP0_ARQOS"},
|
||||
"ARREADY": { "actual": "S_AXI_HP0_ARREADY"},
|
||||
"ARSIZE": { "actual": "S_AXI_HP0_ARSIZE"},
|
||||
"ARVALID": { "actual": "S_AXI_HP0_ARVALID"},
|
||||
"AWADDR": { "actual": "S_AXI_HP0_AWADDR"},
|
||||
"AWBURST": { "actual": "S_AXI_HP0_AWBURST"},
|
||||
"AWCACHE": { "actual": "S_AXI_HP0_AWCACHE"},
|
||||
"AWID": { "actual": "S_AXI_HP0_AWID"},
|
||||
"AWLEN": { "actual": "S_AXI_HP0_AWLEN"},
|
||||
"AWLOCK": { "actual": "S_AXI_HP0_AWLOCK"},
|
||||
"AWPROT": { "actual": "S_AXI_HP0_AWPROT"},
|
||||
"AWQOS": { "actual": "S_AXI_HP0_AWQOS"},
|
||||
"AWREADY": { "actual": "S_AXI_HP0_AWREADY"},
|
||||
"AWSIZE": { "actual": "S_AXI_HP0_AWSIZE"},
|
||||
"AWVALID": { "actual": "S_AXI_HP0_AWVALID"},
|
||||
"BID": { "actual": "S_AXI_HP0_BID"},
|
||||
"BREADY": { "actual": "S_AXI_HP0_BREADY"},
|
||||
"BRESP": { "actual": "S_AXI_HP0_BRESP"},
|
||||
"BVALID": { "actual": "S_AXI_HP0_BVALID"},
|
||||
"RDATA": { "actual": "S_AXI_HP0_RDATA"},
|
||||
"RID": { "actual": "S_AXI_HP0_RID"},
|
||||
"RLAST": { "actual": "S_AXI_HP0_RLAST"},
|
||||
"RREADY": { "actual": "S_AXI_HP0_RREADY"},
|
||||
"RRESP": { "actual": "S_AXI_HP0_RRESP"},
|
||||
"RVALID": { "actual": "S_AXI_HP0_RVALID"},
|
||||
"WDATA": { "actual": "S_AXI_HP0_WDATA"},
|
||||
"WID": { "actual": "S_AXI_HP0_WID"},
|
||||
"WLAST": { "actual": "S_AXI_HP0_WLAST"},
|
||||
"WREADY": { "actual": "S_AXI_HP0_WREADY"},
|
||||
"WSTRB": { "actual": "S_AXI_HP0_WSTRB"},
|
||||
"WVALID": { "actual": "S_AXI_HP0_WVALID"}
|
||||
}
|
||||
},
|
||||
"/smartconnect_0/M00_AXI": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "aclk"},
|
||||
"ARADDR": { "actual": "M00_AXI_araddr"},
|
||||
"ARBURST": { "actual": "M00_AXI_arburst"},
|
||||
"ARCACHE": { "actual": "M00_AXI_arcache"},
|
||||
"ARLEN": { "actual": "M00_AXI_arlen"},
|
||||
"ARLOCK": { "actual": "M00_AXI_arlock"},
|
||||
"ARPROT": { "actual": "M00_AXI_arprot"},
|
||||
"ARQOS": { "actual": "M00_AXI_arqos"},
|
||||
"ARREADY": { "actual": "M00_AXI_arready"},
|
||||
"ARSIZE": { "actual": "M00_AXI_arsize"},
|
||||
"ARVALID": { "actual": "M00_AXI_arvalid"},
|
||||
"AWADDR": { "actual": "M00_AXI_awaddr"},
|
||||
"AWBURST": { "actual": "M00_AXI_awburst"},
|
||||
"AWCACHE": { "actual": "M00_AXI_awcache"},
|
||||
"AWLEN": { "actual": "M00_AXI_awlen"},
|
||||
"AWLOCK": { "actual": "M00_AXI_awlock"},
|
||||
"AWPROT": { "actual": "M00_AXI_awprot"},
|
||||
"AWQOS": { "actual": "M00_AXI_awqos"},
|
||||
"AWREADY": { "actual": "M00_AXI_awready"},
|
||||
"AWSIZE": { "actual": "M00_AXI_awsize"},
|
||||
"AWVALID": { "actual": "M00_AXI_awvalid"},
|
||||
"BREADY": { "actual": "M00_AXI_bready"},
|
||||
"BRESP": { "actual": "M00_AXI_bresp"},
|
||||
"BVALID": { "actual": "M00_AXI_bvalid"},
|
||||
"RDATA": { "actual": "M00_AXI_rdata"},
|
||||
"RLAST": { "actual": "M00_AXI_rlast"},
|
||||
"RREADY": { "actual": "M00_AXI_rready"},
|
||||
"RRESP": { "actual": "M00_AXI_rresp"},
|
||||
"RVALID": { "actual": "M00_AXI_rvalid"},
|
||||
"WDATA": { "actual": "M00_AXI_wdata"},
|
||||
"WLAST": { "actual": "M00_AXI_wlast"},
|
||||
"WREADY": { "actual": "M00_AXI_wready"},
|
||||
"WSTRB": { "actual": "M00_AXI_wstrb"},
|
||||
"WVALID": { "actual": "M00_AXI_wvalid"}
|
||||
}
|
||||
},
|
||||
"/smartconnect_0/S00_AXI": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "aclk"},
|
||||
"ARADDR": { "actual": "S00_AXI_araddr"},
|
||||
"ARBURST": { "actual": "S00_AXI_arburst"},
|
||||
"ARCACHE": { "actual": "S00_AXI_arcache"},
|
||||
"ARLEN": { "actual": "S00_AXI_arlen"},
|
||||
"ARLOCK": { "actual": "S00_AXI_arlock"},
|
||||
"ARPROT": { "actual": "S00_AXI_arprot"},
|
||||
"ARQOS": { "actual": "S00_AXI_arqos"},
|
||||
"ARREADY": { "actual": "S00_AXI_arready"},
|
||||
"ARSIZE": { "actual": "S00_AXI_arsize"},
|
||||
"ARVALID": { "actual": "S00_AXI_arvalid"},
|
||||
"RDATA": { "actual": "S00_AXI_rdata"},
|
||||
"RLAST": { "actual": "S00_AXI_rlast"},
|
||||
"RREADY": { "actual": "S00_AXI_rready"},
|
||||
"RRESP": { "actual": "S00_AXI_rresp"},
|
||||
"RVALID": { "actual": "S00_AXI_rvalid"}
|
||||
}
|
||||
},
|
||||
"/smartconnect_0/S01_AXI": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "aclk"},
|
||||
"AWADDR": { "actual": "S01_AXI_awaddr"},
|
||||
"AWBURST": { "actual": "S01_AXI_awburst"},
|
||||
"AWCACHE": { "actual": "S01_AXI_awcache"},
|
||||
"AWLEN": { "actual": "S01_AXI_awlen"},
|
||||
"AWLOCK": { "actual": "S01_AXI_awlock"},
|
||||
"AWPROT": { "actual": "S01_AXI_awprot"},
|
||||
"AWQOS": { "actual": "S01_AXI_awqos"},
|
||||
"AWREADY": { "actual": "S01_AXI_awready"},
|
||||
"AWSIZE": { "actual": "S01_AXI_awsize"},
|
||||
"AWVALID": { "actual": "S01_AXI_awvalid"},
|
||||
"BREADY": { "actual": "S01_AXI_bready"},
|
||||
"BRESP": { "actual": "S01_AXI_bresp"},
|
||||
"BVALID": { "actual": "S01_AXI_bvalid"},
|
||||
"WDATA": { "actual": "S01_AXI_wdata"},
|
||||
"WLAST": { "actual": "S01_AXI_wlast"},
|
||||
"WREADY": { "actual": "S01_AXI_wready"},
|
||||
"WSTRB": { "actual": "S01_AXI_wstrb"},
|
||||
"WVALID": { "actual": "S01_AXI_wvalid"}
|
||||
}
|
||||
}
|
||||
}
|
||||
}
|
||||
}
|
||||
}
|
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